公开(公告)号：KR1020110112974A

公开(公告)日：2011-10-14

申请号：KR1020100032244

申请日：2010-04-08

Applicant: 삼성전기주식회사 ,  성균관대학교산학협력단

Inventor： 박승욱 ,  권영도 ,  김장현 ,  박태석 ,  서수정 ,  장재권 ,  김남정 ,  임승규 ,  이광근

IPC: H01L23/12 ,  H05K1/18 ,  H05K1/02

CPC classification number: H01L21/50 ,  H01L23/13 ,  H01L23/147 ,  H01L23/49827 ,  H01L24/13 ,  H01L24/16 ,  H01L2224/131 ,  H01L2224/16146 ,  H01L2224/16235 ,  H01L2924/0001 ,  H01L2924/01006 ,  H01L2924/01019 ,  H01L2924/01023 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/19015 ,  H01L2924/19041 ,  Y10T436/170769 ,  H01L2224/13099

Abstract: There are provided a package substrate and a method fabricating thereof. The package substrate includes: a wafer having a cavity formed in an upper surface thereof, the cavity including a chip mounting region; a first wiring layer and a second wiring layer formed to be spaced apart from the first wiring layer, which are formed to be extended in the cavity; a chip positioned in the chip mounting region to be connected to the first wiring layer and the second wiring layer; a through-hole penetrating through the wafer and a via filled in the through-hole; and at least one electronic device connected to the via. Accordingly, a package substrate capable of having a passive device having a predetermined capacity embedded therein, while reducing a pattern size and increasing a component mounting density, and a method fabricating thereof may be provided.

公开(公告)号：KR1020110106184A

公开(公告)日：2011-09-28

申请号：KR1020100025448

申请日：2010-03-22

Applicant: 성균관대학교산학협력단

Inventor： 서수정 ,  김진수 ,  박인수 ,  나성훈 ,  임승규 ,  이창형

IPC: H05K9/00

Abstract: 본 발명은 동박 적층 필름 상에 포토리소그래피 공정을 통해 포토레지스트를 사용하여 도트 형태의 패턴을 형성하는 단계; 상기 동박 적층 필름 상에 형성된 도트 형태의 패턴에 연자성체를 도금하는 단계; 상기 연자성체를 도금한 후 포토레지스트를 제거하는 단계; 및 상기 단계를 거쳐 도트 형태로 연자성체가 도금된 동박 적층 필름의 구리층을 에칭액을 사용하여 에칭하는 단계를 포함하는 동박 적층 필름을 이용한 전자파 흡수시트의 제조방법에 관한 것이다. 본 발명은 전자파 흡수시트를 제조함에 있어 롤투롤 방식을 이용한 연속 제조 공정이 가능하며, 전자파 흡수시트를 플렉서블하고 현재 상용화된 제품에 비해 두께를 현저히 얇게 제조할 수 있는 동박 적층 필름을 이용한 전자파 흡수시트의 제조방법을 제공한다.

公开(公告)号：KR101048489B1

公开(公告)日：2011-07-11

申请号：KR1020090056648

申请日：2009-06-24

Applicant: 성균관대학교산학협력단

Inventor： 서수정 ,  김윤식

IPC: H05K3/42 ,  H01L21/28

Abstract: 본 발명은 도금공정이 매우 빠르게 진행될 수 있을 뿐만 아니라 기공율이 최소화된 관통형전극의 형성방법 및 그에 따라 형성된 관통형전극에 관한 것이다.
본 발명에 의한 관통형전극의 형성방법은, 기판에 형성된 관통공의 하부에 도전성 페이스트를 채우는 단계; 상기 도전성 페이스트가 채워진 상기 기판의 밑면에 금속막을 형성하는 단계; 상기 금속막의 표면에 보호막을 부착하는 단계; 및 상기 금속막을 시드층으로 하여 상기 관통공에 상기 도전성 페이스트로부터 반대쪽방향으로 내부전극을 성장시키는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 관통공의 일부를 도전성 페이스트로 채워, 금속시드층 형성시 관통공의 벽면에 금속이 증착되는 것을 막을 수 있다. 이에 의하여 내부에 기공이 형성되는 것을 방지함으로써, 높은 전류밀도를 사용할 수 있어 전해도금공정의 시간을 줄일 수 있다. 또한, 관통공의 일부를 도전성 페이스트로 채워 내부에 전극이 성장하는 거리를 단축시킴으로써, 전해도금공정의 시간이 크게 줄어드는 효과가 있다.
기판, 배선, 관통형전극, 도전성 페이스트, 시드층

Abstract translation: 本发明涉及一种形成贯穿型电极的方法和由此形成的贯通型电极，其中电镀过程可以非常快速地进行并且孔隙率被最小化。

公开(公告)号：KR1020100136798A

公开(公告)日：2010-12-29

申请号：KR1020090055100

申请日：2009-06-19

Applicant: 성균관대학교산학협력단

Inventor： 서수정 ,  장주희 ,  윤형철 ,  정근희 ,  이창형 ,  최우성 ,  박정갑

IPC: H01L21/32 ,  H01L21/30

CPC classification number: H01L21/0337 ,  H01L21/0332 ,  H01L21/486 ,  H01L21/76838

Abstract: PURPOSE: A method for forming a metal wire using a selective anodizing process is provided to perform a selective anodizing process without high expensive equipment by using an oxidation layer made by oxidizing the surface of a metal substrate as a mask. CONSTITUTION: An oxidation film pattern with the same shape as a metal wire pattern is formed by oxidizing the surface of a metal substrate(S1). An insulation layer is formed by selectively anodizing the metal substrate using the oxidation film pattern as a mask(S2). The oxidation film pattern is removed(S3). A mask unit filled with the metal wire pattern is formed after anodizing the surface of the metal substrate.

Abstract translation: 目的：提供一种使用选择性阳极氧化处理形成金属线的方法，通过使用通过氧化金属基底的表面作为掩模制成的氧化层，进行选择性阳极氧化处理而不需要昂贵的设备。 构成：通过氧化金属基材的表面（S1）形成与金属线图案相同形状的氧化膜图案。 通过使用氧化膜图案作为掩模选择性地阳极氧化金属基板来形成绝缘层（S2）。 除去氧化膜图案（S3）。 在阳极氧化金属基板的表面之后形成填充有金属线图案的掩模单元。

公开(公告)号：KR100971008B1

公开(公告)日：2010-07-20

申请号：KR1020080041160

申请日：2008-05-02

Applicant: 성균관대학교산학협력단

Inventor： 이호영 ,  서수정

IPC: H01G11/86

CPC classification number: Y02E60/13

Abstract: 본 발명은 공정(eutectic) 반응을 이용한 전기이중층 커패시터 전극형성방법에 관한 것으로, 본 발명에 따른 전기이중층 커패시터 전극제조방법은, 알루미늄 호일(foil)을 준비하는 단계와; 상기 알루미늄 호일 표면에 실리콘(Si) 입자들을 도포하는 단계와; 상기 실리콘 입자가 도포된 알루미늄 호일 표면에 활성탄소(activated carbon) 입자들을 도포하는 단계와; 상기 실리콘 입자 및 활성탄소 입자가 도포된 알루미늄 호일에 대한 열처리를 통한 공정 반응을 수행하여, 상기 활성탄소입자들을 상기 알루미늄 호일 표면에 부착시켜 알루미늄-탄소 복합체 전극을 형성하는 단계를 구비한다. 본 발명에 따르면, 공정이 간단하고, 공정시간이 짧은 장점이 있다. 또한 대형화, 양산화, 및 경제성 측면에서 우수한 전기이중층 커패시터 전극의 제조가 가능하다.
공정반응, 전기이중층 커패시터

公开(公告)号：KR100964030B1

公开(公告)日：2010-06-15

申请号：KR1020080036345

申请日：2008-04-18

Applicant: 성균관대학교산학협력단

Inventor： 이호영 ,  서수정 ,  염광섭 ,  강치구 ,  정근희 ,  이용호

IPC: H01L21/28

Abstract: 본 발명은 알루미늄 호일을 이용한 관통형 전극 형성방법에 관한 것으로, 본 발명에 따른 관통형 전극 형성방법은, 기판에 일정패턴을 가지는 적어도 하나의 관통홀(through-hole)을 형성하는 단계와; 상기 기판의 일측 표면에 징케이트(zincate) 처리된 알루미늄 호일(foil)을 부착하여 시드(seed)층을 형성하는 단계와; 상기 시드층을 이용하여 상기 적어도 하나의 관통홀을 도전물질로 충진하여 관통형 전극을 형성하는 단계와; 상기 시드층을 제거하는 단계를 구비한다. 본 발명에 따르면, 진공증착공정을 없애고 에칭공정만으로 공정을 수행할 수 있으며, 이를 통해 공정의 단순화 및 제조공정의 시간을 줄일 수 있어 전체 공정비용(제조비용)을 절감할 수 있다. 또한, 기존 스퍼터 방식의 시드를 사용할 경우 문제가 되었던 도금공정 초기에서의 기공(void) 생성을 억제하여 관통홀 전극의 충진율을 높혀 전기적 특성을 향상시키는 효과를 부수적으로 얻을 수 있다.
알루미늄, 징케이트, 관통형 전극, 에칭, 인터포저

公开(公告)号：KR100916771B1

公开(公告)日：2009-09-14

申请号：KR1020070101019

申请日：2007-10-08

Applicant: 성균관대학교산학협력단

Inventor： 서수정 ,  김장현 ,  정근희 ,  장주희 ,  이용호 ,  김태성 ,  강치구

IPC: H01L23/48 ,  H01L21/60

Abstract: 본 발명은 실리콘 웨이퍼 등에 관통형 전극을 형성하기 위한 방법에 관한 것으로, 보다 상세하게는 그 도금공정이 매우 짧은 시간 내에 진행될 수 있을 뿐만 아니라 기공율이 최소화된 관통형전극의 형성방법에 관한 것이다.
본 발명의 관통형전극 형성방법은, 기판에 관통공을 형성시키는 관통공 형성단계; 상기 관통공의 내벽면에 원주방향으로 도전체재질의 측벽시드층을 형성하는 단계; 상기 기판의 일면에 상기 관통공의 일단을 폐쇄하는 마감층을 형성하는 마감층 형성단계; 및 상기 측벽시드층으로부터 내경방향으로 도전체를 도금하여 성장시킴으로써 관통형 전극을 형성하는 관통형전극 형성단계를 포함한다.
기판, 배선, 접속, 관통형전극, 기공율, 시드층

公开(公告)号：KR1020090049436A

公开(公告)日：2009-05-18

申请号：KR1020070115693

申请日：2007-11-13

Applicant: 성균관대학교산학협력단

Inventor： 서수정 ,  김장현 ,  박인수 ,  나성훈 ,  김진수 ,  이용호 ,  임승규

IPC: H01L21/60

CPC classification number: H01L24/11 ,  H01L24/12 ,  H01L2224/11 ,  H01L2224/12

Abstract: 본 발명은 반도체 패키징에 이용되는 마이크로 솔더볼 제조방법에 관한 것이며, 보다 상세하게는 제조가 매우 용이할 뿐만 아니라 균일한 사이즈의 솔더볼을 제조할 수 있는 솔더볼 제조방법에 관한 것이다.
이에, 본 발명의 솔더볼 제조방법은, 솔더 및 상기 솔더와의 젖음성이 낮은 기판을 준비하는 단계; 상기 기판 위에 마스크층을 형성하는 마스크층 형성단계; 상기 마스크층을 패터닝하여 홈을 형성하는 단계; 상기 마스크층의 홈에 솔더를 도금하는 솔더 도금단계; 상기 마스크층을 제거하는 마스크층 제거 단계; 상기 솔더를 가열함으로써 솔더볼을 형성하는 단계; 및 상기 솔더볼을 기판에서 분리시키는 솔더볼 분리단계를 포함하여 이루어진다.
반도체패키징, 솔더볼, 젖음성, Sn-Ag

Abstract translation: 本发明涉及一种用于半导体封装的微型焊料球的制造方法，更具体地说，涉及一种能够制造均匀尺寸的焊球并且非常易于制造的焊料球制造方法。

公开(公告)号：KR1020170083885A

公开(公告)日：2017-07-19

申请号：KR1020160003334

申请日：2016-01-11

Applicant: 성균관대학교산학협력단

Inventor： 서수정 ,  송영일 ,  박정갑 ,  조영래 ,  김태유 ,  나영일 ,  신진하 ,  이정우 ,  홍두표 ,  박정호 ,  안병욱 ,  백승빈 ,  윤숙영 ,  김선우 ,  김석훈 ,  박종환 ,  신세희

IPC: H01B13/00 ,  H01B5/14 ,  H01L21/027 ,  H01B1/02 ,  H01B1/20 ,  H01B1/06

Abstract: 투명전극의제조방법이개시된다. 투명전극은기판의상부면상에포토레지스트패턴을형성하고, 그위에금속박막을형성하며, 이어서금속박막상에그래핀복합체박막을형성한후 포토레지스트패턴을제거함으로써형성될수 있다.

Abstract translation: 公开了一种制造透明电极的方法。 透明电极可以通过形成在所述基板的上表面的光致抗蚀剂图案形成，且在其上形成的金属箔，然后在所述石墨烯复合膜之后被设置在所述金属箔，以除去光致抗蚀剂图案。

公开(公告)号：KR101705943B1

公开(公告)日：2017-02-22

申请号：KR1020140041761

申请日：2014-04-08

Applicant: 성균관대학교산학협력단

Inventor： 서수정 ,  송영일 ,  이정우

IPC: B22F9/14 ,  B82B3/00

CPC classification number: H01B1/02 ,  B22F1/02 ,  B22F9/14 ,  H01B1/04

Abstract: 복합체분말의제조방법이개시된다. 복합체분말을제조하기위하여, 금속와이어를탄소계물질로피복하고, 이를용액중에서전기폭발시킬수 있다. 이에의해제조된복합체분말은금속분말및 금속분말표면을코팅하고전기전도성을갖는다층그래핀이코팅된필름으로이루어질수 있다.

Abstract translation: 提供使用线爆炸制造复合粉末的方法和通过这种方法制备的复合粉末。 制造复合粉末的方法可以包括用碳基材料涂覆金属线，并且在溶液中涂覆有碳基材料的金属线上进行金属丝爆炸。 所制备的复合粉末可以包括金属芯和涂覆金属芯的表面的多层石墨烯膜。