公开(公告)号：DE102016015883B3

公开(公告)日：2022-07-14

申请号：DE102016015883

申请日：2016-03-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SANTOS NORBERT JOSON ,  MURUGAN SANJAY KUMAR ,  FUERGUT EDWARD

IPC: H01L23/31 ,  H01L21/50 ,  H01L21/56

Abstract: Elektronische Komponente (100), wobei die elektronische Komponente (100) umfasst:• einen elektrisch leitfähigen Träger (102);• einen elektronischen Chip (104) auf dem Träger (102);• eine Verkapselungsmasse (106), die mindestens einen Teil von mindestens einem von dem Träger (102) und dem elektronischen Chip (104) verkapselt;• eine Funktionsstruktur (108), die einen Oberflächenabschnitt der Verkapselungsmasse (106) bedeckt;• wobei mindestens ein Teil des bedeckten Oberflächenabschnitts der Verkapselungsmasse (106) räumlich selektiv aufgeraut ist,• wobei mindestens ein Teil einer Oberfläche des Trägers (102), die gegenüberliegend zu dem elektronischen Chip (104) ist, freiliegend von der Verkapselungsmasse (106) ist oder wobei mindestens ein Teil einer Oberfläche des Trägers (102), die gegenüberliegend zu dem elektronischen Chip (104) ist, direkten Kontakt zu mindestens einem Teil der Funktionsstruktur (108) hat,• wobei die elektronische Komponente (100) ferner eine Diskontinuität (120) aufweist, die in dem Oberflächenabschnitt der Verkapselungsmasse (106) ausgebildet ist, der durch die Funktionsstruktur (108) bedeckt ist, wobei mindestens ein Teil der selektiv aufgerauten Oberfläche (130) an die Diskontinuität (120) angrenzt.

公开(公告)号：DE102013112708B4

公开(公告)日：2022-06-15

申请号：DE102013112708

申请日：2013-11-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MEYER-BERG GEORG ,  HOSSEINI KHALIL ,  MAHLER JOACHIM ,  FUERGUT EDWARD

IPC: H01L21/58 ,  H01L21/268 ,  H01L21/60 ,  H01L23/492

Abstract: Verfahren zur Herstellung eines elektronischen Bauteils, wobei das Verfahren umfasst:Bereitstellen eines Trägers;Bereitstellen eines Halbleiterchips;Auftragen einer Verbindungsschicht auf eine erste Hauptfläche des Halbleiterchips, wobei die Verbindungsschicht eine Mehrzahl von Vertiefungen umfasst;Auftragen eines wärmeschrumpffähigen Füllmaterials auf die Verbindungsschicht oder den Träger;derartiges Befestigen des Halbleiterchips am Träger, dass die Verbindungsschicht zwischen dem Halbleiterchip und dem Träger angeordnet ist; undAnwenden von einem oder mehreren von Wärme und Druck, um den Halbleiterchip am Träger zu fixieren.

公开(公告)号：DE102021125094A1

公开(公告)日：2022-03-31

申请号：DE102021125094

申请日：2021-09-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NG CHEE YANG ,  WOETZEL STEFAN ,  FUERGUT EDWARD ,  GAN THAI KEE ,  LEE CHEE HONG ,  NARAYANASAMY JAYAGANASAN ,  OTREMBA RALF

IPC: H01L23/498 ,  H01L21/58 ,  H01L21/60 ,  H01L23/31 ,  H01L23/495

Abstract: Ein Halbleitergehäuse (100) weist: einen Träger (102) mit einem elektrisch isolierenden Körper und einer ersten Kontaktstruktur (108) an einer ersten Seite (104) des elektrisch isolierenden Körpers; und ein Halbleiterchip (116) mit einem ersten Pad, das an der ersten Kontaktstruktur (108) des Trägers (102) angebracht ist, auf, wobei das erste Pad auf Source- oder Emitter-Potential liegt. Das erste Pad ist von einer Kante des Halbleiterchips (116) um einen ersten Abstand nach innen beabstandet. Der Halbleiterchip (116) hat einen Randabschlussbereich zwischen dem Rand und dem ersten Pad. Die erste Kontaktstruktur (108) des Trägers (102) ist von der Kante des Halbleiterchips (116) um einen zweiten Abstand nach innen beabstandet, der größer als der erste Abstand ist, so dass ein elektrisches Feld, das während des normalen Betriebs des Halbleiterchips (116) von dem Kantenabschlussbereich in Richtung des Trägers (102) ausgeht, die erste Kontaktstruktur (108) des Trägers (102) nicht erreicht. Es werden ferner Herstellungsverfahren bereitgestellt.

公开(公告)号：DE102014103295B4

公开(公告)日：2021-01-07

申请号：DE102014103295

申请日：2014-03-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FUERGUT EDWARD ,  HOSSEINI KHALIL ,  MAHLER JOACHIM ,  MEYER-BERG GEORG ,  STEINER RAINER

IPC: H01L23/495 ,  H01L21/50 ,  H01L21/60 ,  H01L23/31

Abstract: Chipanordnung, mit:einem Chipträger (102, 402), wobei der Chipträger (102, 402) eine Mehrzahl von durchgehenden Gräben aufweist;einem auf dem Chipträger (102, 402) angebrachten Chip (104, 404), wobei der Chip (104, 404) wenigstens zwei Chipkontakte (106, 406) aufweist, die dem Chipträger (102, 402) zugewandt sind; undIsolierhaftmittel (108, 408) zwischen dem Chip (104, 404) und dem Chipträger (102, 402), um den Chip (104, 404) auf dem Chipträger (102, 402) haftend aufzubringen;wobei die wenigstens zwei Chipkontakte (106, 406) mit dem Chipträger (102, 402) mittels wenigstes eines Kontaktdurchgangslochs elektrisch gekoppelt sind;wobei das wenigstens eine Kontaktdurchgangsloch zumindest teilweise mittels eines über den Chipkontakten (106, 406) angeordneten und mit einem elektrisch leitfähigen Material vollständig gefüllten Grabens gebildet ist; undwobei wenigstens ein nicht über den Chipkontakten (106, 406) angeordneter Graben eine hohle Struktur (422) in dem Chipträger (102, 402) bildet.

公开(公告)号：DE102019113082A1

公开(公告)日：2020-11-19

申请号：DE102019113082

申请日：2019-05-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FUERGUT EDWARD ,  ESCHER-POEPPEL IRMGARD ,  GRUBER MARTIN ,  OTEMBRA RALF

IPC: H01L23/495 ,  H01L21/60

Abstract: [00109] Es wird ein Halbleitergehäuse bereitgestellt. Das Halbleitergehäuse kann mindestens einen Halbleiterchip, der ein zum Leiten eines Stroms konfiguriertes Kontaktpad beinhalten kann, ein Leiterelement, wobei das Leiterelement so angeordnet ist, dass es das Kontaktpad mit einem Abstand zu dem Kontaktpad lateral überlappt, mindestens einen elektrisch leitenden Spacer, ein erstes Klebstoffsystem, das dahingehend konfiguriert ist, den mindestens einen elektrisch leitenden Spacer mit dem Kontaktpad elektrisch und mechanisch zu verbinden, und ein zweites Klebstoffsystem, das dahingehend konfiguriert ist, den mindestens einen elektrisch leitenden Spacer mit dem Leiterelement elektrisch und mechanisch zu verbinden, beinhalten, wobei das Leiterelement mit einem Clip elektrisch leitend verbunden ist, mindestens ein Teil eines Clips ist, mit einem Leiterrahmen elektrisch leitend verbunden ist oder ein Teil eines Leiterrahmens ist, und wobei der Spacer dahingehend konfiguriert ist, das Kontaktpad mit dem lateral überlappenden Teil des Leiterelements elektrisch leitend zu verbinden.

公开(公告)号：DE102014111829B4

公开(公告)日：2020-10-01

申请号：DE102014111829

申请日：2014-08-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HÖGERL JÜRGEN ,  FUERGUT EDWARD ,  BEER GOTTFRIED ,  HOHLFELD OLAF

IPC: H01L23/52 ,  H01L21/58 ,  H01L21/60 ,  H01L23/12 ,  H01L23/28 ,  H01L23/48 ,  H01L25/07

Abstract: Halbleitermodul (100), das Folgendes umfasst:einen einzelnen zusammenhängenden Träger (20);mehrere auf dem einzelnen zusammenhängenden Träger (20) angeordnete Halbleiter-Transistorchips (30);mehrere auf dem einzelnen zusammenhängenden Träger angeordnete Halbleiter-Diodenchips (40);eine Kapselungsschicht (70), die über den Halbleiter-Transistorchips (30) und den Halbleiter-Diodenchips (40) angeordnet ist, wobei die Kapselungsschicht (70) Via-Verbindungen (71) zu den Halbleiter-Transistorchips (30) und den Halbleiter-Diodenchips (40) umfasst; undeine Metallisierungsschicht, die mehrere, mit den Via-Verbindungen (71) verbundene metallische Bereiche (72) umfasst,wobei der einzelne zusammenhängende Träger (20) ein DCB-Substrat (Direct Copper Bonded), ein DAB-Substrat (Direct Aluminium Bonded) oder ein AMB-Substrat (Active Metal Brazing) umfasst und wobei das DCB-, DAB- oder AMB-Substrat eine Keramikschicht (21) oder eine Dielektrikumsschicht umfasst.

公开(公告)号：DE102019115583A1

公开(公告)日：2020-01-23

申请号：DE102019115583

申请日：2019-06-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FUERGUT EDWARD ,  HILSENBECK JOCHEN ,  GRUBER MARTIN ,  SCHOLZ WOLFGANG ,  BASLER THOMAS ,  JOSHI RAVI KESHAV ,  PETERS DETHARD ,  RUPP ROLAND ,  SIEMIENIEC RALF

IPC: H01L21/28 ,  H01L29/43 ,  H01L23/485 ,  H01L29/161 ,  H01L29/739 ,  H01L29/78

Abstract: Ein Siliziumkarbid-Bauelement umfasst ein Siliziumkarbid-Substrat, eine Kontaktschicht, die Nickel, Silizium und Aluminium umfasst, eine Barriereschichtstruktur, die Titan und Wolfram umfasst, eine Metallisierungsschicht, die Kupfer umfasst. Die Kontaktschicht befindet sich auf dem Siliziumkarbid-Substrat. Die Kontaktschicht befindet sich zwischen dem Siliziumkarbid-Substrat und zumindest einem Teil der Barriereschichtstruktur. Die Barriereschichtstruktur befindet sich zwischen dem Siliziumkarbid-Substrat und der Metallisierungsschicht.

公开(公告)号：DE102009030957B4

公开(公告)日：2019-01-10

申请号：DE102009030957

申请日：2009-06-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FUERGUT EDWARD ,  MAHLER JOACHIM

IPC: H01L29/41 ,  H01L21/265 ,  H01L21/306 ,  H01L21/336 ,  H01L23/48

Abstract: Verfahren zum Herstellen einer Halbleiteranordnung, umfassend:Bereitstellen eines Halbleiterchips (108) aus Halbleitermaterial mit einem Kontaktelement (128) auf einer ersten Seite (124) und einer implantierten Ätzstoppschicht (140) zwischen der ersten Seite (124) und einer zweiten Seite (126) gegenüber der ersten Seite (124);danach Platzieren des Halbleiterchips (108) auf einem Träger (146), wobei das Kontaktelement (128) dem Träger (146) zugewandt ist;danach Platzieren eines Halbleiterelements (104) auf dem Träger (146) und von dem Halbleiterchip (108) beabstandet, wobei das Halbleiterelement (104) einen dem Träger (146) zugewandten Metallisierungskontakt (114) und Halbleitermaterial (116) auf dem Metallisierungskontakt (114) enthält;Aufbringen eines isolierenden Materials über dem Träger (146), um eine isolierende Schicht (144) zwischen dem Halbleiterchip (108) und dem Halbleiterelement (104) zu bilden; undanschließendes Ätzen des Halbleitermaterials des Halbleiterchips (108) und des Halbleiterelements (104), bis die Ätzstoppschicht (140) erreicht ist und das Halbleitermaterial (116) des Halbleiterelements (104) weggeätzt ist.

公开(公告)号：DE102011053518B4

公开(公告)日：2017-10-12

申请号：DE102011053518

申请日：2011-09-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FUERGUT EDWARD ,  FINK MARKUS

IPC: H01L21/56 ,  B29C43/18 ,  B30B9/00 ,  B30B15/34 ,  H01L21/67

Abstract: Verfahren zur Herstellung eines Halbleiterchip-Paneels in erweiterter Waferebenen-Verkapselungstechnologie, wobei das Verfahren folgende Schritte aufweist: Vorsehen von mehreren Halbleiterchips (40); Befestigen eines Klebebandes (50) an einer oberen Oberfläche eines Trägers (30); Anordnen der Halbleiterchips (40) auf dem Klebeband (50); Vorsehen einer Formpressvorrichtung mit einem ersten Werkzeug (10) und einem zweiten Werkzeug (20); Anordnen des Trägers (30) zusammen mit den mittels Klebeband (50) befestigten Halbleiterchips (40) auf dem ersten Werkzeug (10) der Formpressvorrichtung; Einkapseln der Halbleiterchips (40) in einem Formmaterial (60) durch Formpressen, wobei während des Formpressens in einer ersten Zeitspanne, die eine Pressphase definiert, ein Spalt zwischen dem ersten Werkzeug (10) und dem Träger (30) geschaffen ist, der eine Wärmeübertragung vom ersten Werkzeug (10) auf die obere Oberfläche des Trägers (30) hemmt, und in einer zweiten Zeitspanne, die eine Aushärtungsphase definiert, kein Spalt zwischen dem ersten Werkzeug (10) und dem Träger (30) vorhanden ist, so dass eine Temperatur des Klebebandes (50) während einer Pressphase des Formpressens niedriger ist als während einer Aushärtungsphase des Formpressens, wobei eine Haftkraft des Klebebandes während der Pressphase erhalten bleibt.

公开(公告)号：DE102015109073A1

公开(公告)日：2016-12-15

申请号：DE102015109073

申请日：2015-06-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTREMBA RALF ,  KASZTELAN CHRISTIAN ,  FUERGUT EDWARD ,  LEE TECK SIM ,  WANG LEE SHUANG ,  KUEK HSIEH TING ,  MURUGAN SANJAY KUMAR

IPC: H01L23/31 ,  H01L23/495

Abstract: Eine Vorrichtung weist ein Verkapselungsmaterial, eine erste Zuleitung und eine zweite Zuleitung, die aus einer Fläche des Verkapselungsmaterials vorstehen, auf. Die Aussparung erstreckt sich in die Fläche des Verkapselungsmaterials. Eine Erhöhung ist auf der Fläche des Verkapselungsmaterials angeordnet, wobei die erste Zuleitung aus der Erhöhung vorsteht.