公开(公告)号：DE602006006088D1

公开(公告)日：2009-05-14

申请号：DE602006006088

申请日：2006-07-25

Applicant: IBM

Inventor： DORIS BRUCE ,  COSTRINI GREGORY ,  GLUSCHENKOV OLEG ,  LEONG MEIKEI ,  SEONG NAKGEUON

IPC: H01L27/11 ,  H01L21/8244

Abstract: The present invention relates to a semiconductor device structure that includes at least one SRAM cell formed in a substrate. Such SRAM cell comprises two pull-up transistors, two pull-down transistors, and two pass-gate transistors. The pull-down transistors and the pass-gate transistors are substantially similar in channel widths and have substantially similar source-drain doping concentrations, while the SRAM cell has a beta ratio of at least 1.5. The substrate preferably comprises a hybrid substrate with at two isolated sets of regions, while carrier mobility in these two sets of regions differentiates by a factor of at least about 1.5. More preferably, the pull-down transistors of the SRAM cell are formed in one set of regions, and the pass-gate transistors are formed in the other set of regions, so that current flow in the pull-down transistors is larger than that in the pass-gate transistors.

公开(公告)号：AT377841T

公开(公告)日：2007-11-15

申请号：AT02791319

申请日：2002-11-25

Applicant: IBM

Inventor： DORIS BRUCE ,  CHIDAMBARRAO DURESETI ,  IEONG MEIKEI ,  MANDELMAN JACK

IPC: H01L21/00 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L27/12 ,  H01L29/786

公开(公告)号：DE112020005221B4

公开(公告)日：2025-03-06

申请号：DE112020005221

申请日：2020-11-18

Applicant: IBM

Inventor： HOLMES STEVEN ,  DORIS BRUCE ,  GOTTWALD MATTHIAS GEORG ,  JOSHI RAJIV ,  CHAKRABORTY SUDIPTO

IPC: H10N60/12 ,  G06N10/00 ,  G11C11/44 ,  H10N50/80 ,  H10N60/01 ,  H10N60/80

Abstract: Datenverarbeitungseinheit, die aufweist:eine leitfähige Platte (12; 52), die in einer Oberfläche eines Halbleitersubstrats (10; 50) eingebettet ist;zumindest eine Josephson-Übergangs-Struktur, JJ-Struktur, die sich über der leitfähigen Platte befindet; underste Verdrahtungsstrukturen (18P, 18V; 58), die sich lateral benachbart zu der zumindest einen JJ-Struktur befinden, wobei eine von der leitfähigen Platte oder den ersten Verdrahtungsstrukturen so konfiguriert ist, dass ein magnetisches Feld in der zumindest einen JJ-Struktur induziert wird, wenn ein elektrischer Strom an diese angelegt wird, wobei:die zumindest eine JJ-Struktur einen ersten Bereich (22P) aus einem Supraleiter, einen Bereich (25P) aus Mn-Nanopartikel enthaltendem kristallinem Silicium sowie einen zweiten Bereich (26P) aus einem Supraleitermaterial aufweist; und/oderdie zumindest eine JJ-Struktur eine zylindrische Form aufweist; und/odersich die ersten Verdrahtungsstrukturen (18p, 18V) direkt in Kontakt mit einer Oberfläche der leitfähigen Platte (12) befinden, wobei die zumindest eine JJ-Struktur von der leitfähigen Platte beabstandet ist und die leitfähige Platte das magnetische Feld in der zumindest einen JJ-Struktur induziert.

公开(公告)号：DE112018001833B4

公开(公告)日：2022-06-30

申请号：DE112018001833

申请日：2018-05-31

Applicant: IBM

Inventor： JOSHI RAJIV ,  WANG NAIGANG ,  DORIS BRUCE

IPC: H03K5/00

Abstract: Verfahren zum Herstellen einer Halbleitereinheit, das aufweist:Bereitstellen eines Resonanz-Taktschaltkreises mit einem ersten Taktschaltkreiselement, das einen Induktor umfasst, und mit einem weiteren Resonanz-Taktschaltkreiselement;elektrisches Verbinden des ersten Resonanz-Taktschaltkreiselements durch ein leitendes Material mit dem weiteren Resonanz-Taktschaltkreiselement;Anordnen einer magnetischen Schicht zwischen dem Induktor und einem Bereich des ersten Resonanz-Taktschaltkreiselements und oberhalb des leitenden Materials, wobei das magnetische Material angeordnet wird, um eine parasitäre Kapazität des ersten Resonanz-Taktschaltkreiselements und des weiteren Resonanz-Taktschaltkreiselements für ein Betreiben des ersten Resonanz-Taktschaltkreises zu verwenden, indem Taktsignale des ersten Resonanz-Taktschaltkreises von der magnetischen Schicht genutzt werden.

公开(公告)号：DE112020004072T5

公开(公告)日：2022-05-19

申请号：DE112020004072

申请日：2020-08-20

Applicant: IBM

Inventor： DORIS BRUCE ,  GALLIGAN EILEEN ,  MARCHACK NATHAN ,  HASHEMI POUYA

IPC: H01L27/22 ,  H01L43/02 ,  H01L43/08 ,  H01L43/12

Abstract: Eine Struktur aus einem dielektrischen Material wird seitlich angrenzend an einen unteren Abschnitt eines metallhaltigen Abschnitts einer unteren Elektrode ausgebildet, der sich von einer elektrisch leitfähigen Struktur, die in eine Schicht aus einem dielektrischen Verbindungsmaterial eingebettet ist, aufwärts erstreckt. Der physisch freigelegte obere Abschnitt des metallhaltigen Abschnitts einer unteren Elektrode wird anschließend beschnitten, um eine untere Elektrode mit einem einstückigen Aufbau (d.h., aus einem einzigen Teil) bereitzustellen, die einen unteren Abschnitt mit einem ersten Durchmesser und einen oberen Abschnitt mit einem zweiten Durchmesser aufweist, der größer als der erste Durchmesser ist. Das Vorhandensein der Struktur aus einem dielektrischen Material verhindert ein Kippen und/oder Biegen der resultierenden unteren Elektrode. Auf diese Weise wird eine stabile untere Elektrode bereitgestellt.

公开(公告)号：DE112020003407T5

公开(公告)日：2022-03-31

申请号：DE112020003407

申请日：2020-08-18

Applicant: IBM

Inventor： DORIS BRUCE ,  SUWANNASIRI THITIMA ,  MARCHACK NATHAN ,  HASHEMI POUYA

IPC: H01L27/22 ,  H10N50/80 ,  H10N50/01 ,  H10N50/10

Abstract: Es wird eine mehrschichtige untere Elektrode für eine Magnetischer-Tunnelkontakt(MTK)-enthaltende Einheit bereitgestellt, die von unten nach oben ein Basissegment, das einen ersten Durchmesser aufweist und aus einem verbleibenden Teil einer ersten metallhaltigen Schicht einer unteren Elektrode besteht, ein mittleres Segment, das einen zweiten Durchmesser aufweist und aus einem verbleibenden Teil einer zweiten metallhaltigen Schicht der unteren Elektrode besteht, und ein oberes Segment, das einen dritten Durchmesser aufweist und aus einem verbleibenden Teil einer dritten metallhaltigen Schicht der unteren Elektrode besteht, aufweist, wobei der erste Durchmesser größer als der zweite Durchmesser ist und der dritte Durchmesser gleich dem zweiten oder kleiner als der zweite Durchmesser ist. Das breitere Basissegment jeder mehrschichtigen unteren Elektrode verhindert Kippen und/oder Biegen der erhaltenen unteren Elektrode. Somit wird eine stabile untere Elektrode bereitgestellt.

公开(公告)号：DE112016003961T5

公开(公告)日：2018-05-30

申请号：DE112016003961

申请日：2016-12-15

Applicant: IBM

Inventor： VENIGALLA RAJASEKHAR ,  KIM SEONG-DONG ,  DORIS BRUCE ,  ANDERSON BRENT ALAN

IPC: H01L27/092 ,  H01L21/8238

Abstract: Ein Verfahren zur Herstellung eines vertikalen Feldeffekttransistors umfassend Ausbilden einer ersten Vertiefung (170) in einem Substrat (100); epitaktisches Züchten eines ersten Drains (400) von der ersten Bodenfläche (190) der ersten Vertiefung (170) aus; epitaktisches Züchten eines zweiten Drains (600) von der zweiten Bodenfläche (195) einer zweiten Vertiefung (175) aus, die in dem Substrat (100) ausgebildet ist; epitaktisches Züchten eines Kanalmaterials (700) auf dem ersten Drain (400) und dem zweiten Drain (600); Ausbilden von Mulden (740) in dem Kanalmaterial (700), um einen oder mehrere Rippenkanäle (750) auf dem ersten Drain (400) und einen oder mehrere Rippenkanäle (750) auf dem zweiten Drain (600) auszubilden, wobei die Mulden (740) über dem ersten Drain (400) sich zu der Fläche des ersten Drains (400) hin erstrecken, und die Mulden (740) über dem zweiten Drain (600) sich zu der Fläche des zweiten Drains (600) hin erstrecken; Ausbilden einer Gate-Struktur (1030) auf jedem des einen oder der mehreren Rippenkanäle (750); und Züchten von Sources (1520, 1540) auf jedem der Rippenkanäle (750), die dem ersten Drain (400) und dem zweiten Drain (600) zugehörig sind.

公开(公告)号：DE112016001414T5

公开(公告)日：2017-12-14

申请号：DE112016001414

申请日：2016-05-06

Applicant: IBM

Inventor： KANAKASABAPATHY SIVANANDA K ,  LIE FEE LI ,  SEO SOON-CHEON ,  SIEG STUART ,  HE HONG ,  KARVE GAURI ,  LIU DERRICK ,  DORIS BRUCE

IPC: H01L21/336

Abstract: Es wird eine Halbleiterstruktur bereitgestellt, die einen Halbleiterfinnenabschnitt mit einer Endwand umfasst, die sich von einem Substrat aufwärts erstreckt. Eine Gatestruktur überspannt einen Abschnitt des Halbleiterfinnenabschnitts. Ein erster Satz von Gateabstandshaltern ist auf gegenüberliegenden Seitenwandoberflächen der Gatestruktur positioniert und ein zweiter Satz von Gateabstandshaltern ist auf Seitenwänden des ersten Satzes von Gateabstandshaltern positioniert. Ein Gateabstandshalter des zweiten Satzes von Gateabstandshaltern hat einen unteren Abschnitt, der direkt mit der Endwand des Halbleiterfinnenabschnitts in Berührung steht.

公开(公告)号：DE112016000183T5

公开(公告)日：2017-08-24

申请号：DE112016000183

申请日：2016-01-04

Applicant: IBM

Inventor： RIM KERN ,  REZNICEK ALEXANDER ,  LU DARSEN DUANE ,  CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI

IPC: H01L21/8238 ,  H01L21/336 ,  H01L29/78

Abstract: Ein Verfahren zum Herstellen einer Halbleiter-Einheit beinhaltet ein Bereitstellen einer Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur), wobei die SSOI-Struktur eine auf einem Substrat (10) angeordnete dielektrische Schicht (20), eine auf der dielektrischen Schicht (20) angeordnete Silicium-Germanium-Schicht (30) sowie eine direkt auf der Silicium-Germanium-Schicht (30) angeordnete Schicht (40) aus einem spannungsreichen Halbleitermaterial aufweist, ein Bilden einer Mehrzahl von Rippen (43, 45) auf der SSOI-Struktur, ein Bilden einer Gate-Struktur (50) über einen Abschnitt von wenigstens einer Rippe in einem nFET-Bereich hinweg, ein Bilden einer Gate-Struktur (60) über einen Abschnitt von wenigstens einer Rippe in einem pFET-Bereich hinweg, ein Entfernen der Gate-Struktur (60) über den Abschnitt der wenigstens einen Rippe in dem pFET-Bereich hinweg, ein Entfernen der Silicium-Germanium-Schicht (30), die durch das Entfernen freigelegt wurde, sowie ein Bilden einer neuen Gate-Struktur (90) über den Abschnitt der wenigstens einen Rippe in dem pFET-Bereich hinweg, so dass die neue Gate-Struktur (90) den Abschnitt auf allen vier Seiten umgibt.

公开(公告)号：GB2510544A

公开(公告)日：2014-08-06

申请号：GB201410069

申请日：2012-09-13

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI ,  SHAHIDI GHAVAM

IPC: H01L29/94 ,  H01L27/12

Abstract: An ETSOI transistor and a capacitor are formed respectively in a transistor and capacitor region thereof by etching through an ETSOI and thin BOX layers in a replacement gate HK/MG flow. The capacitor formation is compatible with an ETSOI replacement gate CMOS flow. A low resistance capacitor electrode makes it possible to obtain a high quality capacitor or varactor. The lack of topography during dummy gate patterning are achieved by lithography in combination accompanied with appropriate etch.