公开(公告)号：BRPI0925055A2

公开(公告)日：2015-07-28

申请号：BRPI0925055

申请日：2009-06-26

Applicant: INTEL CORP

Inventor： SHEAFFER GAD ,  GRAY JAN ,  SMITH BURTON ,  ADL-TABATABAI ALI-REZA ,  GEVA ROBERT ,  BASSIN VADIM ,  CALLAHAN DAVID ,  NI YANG ,  SAHA BRATIN ,  TAILLEFER MARTIN ,  RAIKIN SHLOMO ,  YAMADA KOICHI ,  WANG LANDY ,  KISHAN ARUN

IPC: G06F9/06 ,  G06F9/44 ,  G06F9/46 ,  G06F12/1036 ,  G06F12/1045 ,  G06F12/109 ,  G06F13/00 ,  G06F15/00

公开(公告)号：DE112009005006T5

公开(公告)日：2013-01-10

申请号：DE112009005006

申请日：2009-06-26

Applicant: INTEL CORP

Inventor： SHEAFFER GAD ,  GRAY JAN ,  SMITH BURTON ,  GEVA ROBERT ,  BASSIN VADIM ,  CALLAHAN DAVID ,  NI YANG ,  SAHA BRATIN ,  TAILLEFER MARTIN ,  RAIKIN SHLOMO ,  KISHAN ARUN ,  ADL-TABATABAI ALI-REZA ,  WANG LANDY ,  YAMADA KOICHI

IPC: G06F9/06 ,  G06F9/44 ,  G06F9/46 ,  G06F12/1036 ,  G06F12/1045 ,  G06F12/109 ,  G06F13/00 ,  G06F15/00

Abstract: Ein Verfahren und eine Vorrichtung zum Optimieren eines unbounded transactional memory (UTM) Systems werden hierin beschrieben. Eine Hardware-Unterstützung für Monitore, Puffer und Metadaten wird bereitgestellt, wobei orthogonale metaphysikalische Adressräume für Metadaten getrennt mit Threads und/oder Software-Untersystemen innerhalb von Threads verbunden werden können. Zusätzlich können die Metadaten durch Hardware in einer komprimierten Weise hinsichtlich für Software transparenten Daten gehalten werden. Darüber hinaus ist die Hardware in Reaktion auf eine Metadatenzugriffsinstruktion/Operationen in der Lage, einen erzwungenen Metadatenwert zu unterstützen, um mehrere Modi einer transaktionalen Ausführung freizugeben. Falls jedoch Monitore, gepufferte Daten, Metadaten oder andere Informationen verlorengehen oder Konflikte erfasst werden, sorgt die Hardware für Variationen einer Verlustinstruktion, die in der Lage ist, ein Transaktionsstaturregister für einen derartigen Verlust oder Konflikt zu pollen und die Ausführung zu einer Marke in Reaktion auf das Erfassen des Verlustes oder Konflikts zu springen. In ähnlicher Weise werden mehrere Variationen einer Commit-Instruktion bereitgestellt, um es Software zu ermöglichen, Commit-Bedingungen und Informationen zum Löschen bei einem Commit zu definieren. Darüber hinaus liefert die Hardware eine Unterstützung, um eine Aussetzung und Wiederaufnahme von Transaktionen bei Ringniveauübergängen zu ermöglichen.

公开(公告)号：DE102010053972A1

公开(公告)日：2011-08-18

申请号：DE102010053972

申请日：2010-12-09

Applicant: INTEL CORP

Inventor： WINKEL SEBASTIAN ,  YAMADA KOICHI ,  SRINIVAS SURESH ,  SMITH JAMES E

IPC: G06F9/38 ,  G06F9/30 ,  G06F9/32 ,  G06F9/455 ,  G06F12/08

Abstract: In einer Ausführungsform kann ein Prozessor in mehreren Modi arbeiten, einschließlich eines direkten Ausführungsmodus und eines Emulationsausführungsmodus. Insbesondere kann der Prozessor in einem teilweisen Emulationsmodell arbeiten, bei dem Quellbefehlssatzarchitektur-(ISA)-Befehle direkt im direkten Ausführungsmodus behandelt werden, und übersetzter Code, der von einer Emulationsengine erzeugt wird, im Emulationsausführungsmodus behandelt wird. Ausführungsformen können auch für einen effizienten Übergang zwischen den Modi mithilfe von Informationen sorgen, die in einem oder mehreren Speichern des Prozessors und an einer anderen Stelle in einem System gespeichert werden können. Weitere Ausführungsformen sind beschrieben und werden beansprucht.

公开(公告)号：GB2432443B

公开(公告)日：2008-04-02

申请号：GB0704914

申请日：2005-09-01

Applicant: INTEL CORP

Inventor： SCHOINAS IOANNIS T ,  NEIGER GILBERT ,  MADUKKARUMUKUMANA RAJESH ,  KING KU-JEI ,  UHLIG RICHARD ,  ZAHIR ACHMED R ,  YAMADA KOICHI

IPC: G06F12/10

公开(公告)号：DE112005002298T5

公开(公告)日：2007-09-27

申请号：DE112005002298

申请日：2005-09-01

Applicant: INTEL CORP

Inventor： SCHOINAS IOANNIS ,  NEIGER GILBERT ,  MADUKKARUMUKUMANA RAJESH ,  KING KU-JEI ,  UHLIG RICHARD ,  ZAHIR ACHMED ,  YAMADA KOICHI

IPC: G06F12/10

公开(公告)号：GB2432443A

公开(公告)日：2007-05-23

申请号：GB0704914

申请日：2005-09-01

Applicant: INTEL CORP

Inventor： SCHOINAS IOANNIS T ,  NEIGER GILBERT ,  MADUKKARUMUKUMANA RAJESH ,  KING KU-JEI ,  UHLIG RICHARD ,  ZAHIR ACHMED R ,  YAMADA KOICHI

IPC: G06F12/10

Abstract: An embodiment of the present invention is a technique to enhance address translation performance. A register stores capability indicators to indicate capability supported by a circuit in a chipset for address translation of a guest physical address to a host physical address. A plurality of multi-level page tables is used for page walking in the address translation. Each of the page tables has page entries. Each of the page table entries has at least an entry specifier corresponding to the capability indicated by the capability indicators.

公开(公告)号：DE112005002298B4

公开(公告)日：2018-09-06

申请号：DE112005002298

申请日：2005-09-01

Applicant: INTEL CORP

Inventor： SCHOINAS IOANNIS ,  NEIGER GILBERT ,  MADUKKARUMUKUMANA RAJESH ,  KING KU-JEI ,  UHLIG RICHARD ,  ZAHIR ACHMED ,  YAMADA KOICHI

IPC: G06F12/10

Abstract: Vorrichtung, umfassend:ein Register (220), das einem Logikschaltkreis (224) ermöglicht, eine physische Gastadresse des Speicherdirektzugriffs (SDZ) in eine gegebene physische Hostadresse zu übersetzen; undeine Mehrebenen-Baumstruktur (222) von Seitentabellen (520, 530, 540),in der eine Vielzahl von Seitentabelleneinträgen (525, 535) in einer oder mehreren nicht zur niedrigsten Ebene gehörigen Seitentabellen (520, 530) gespeichert sind, wobei jeder Seitentabelleneintrag auf eine Seitentabelle auf einer niedrigeren Ebene in der Baumstruktur zeigt; undin der eine Vielzahl von physischen Hostadressen in einer oder mehreren Seitentabellen (540) auf der niedrigsten Ebene der Baumstruktur gespeichert sind, wobei zumindest ein erster Seitentabelleneintrag in der Vielzahl von Seitentabelleneinträgen (525, 535) auf eine erste virtuelle Maschinen-Domain zeigt, die eine erste Seitentabelle (540m) auf der niedrigsten Ebene aufweist, wobei zumindest ein zweiter Seitentabelleneintrag der Vielzahl von Seitentabelleneinträgen (525, 535) auf eine zweite virtuelle Maschinen-Domain zeigt, die eine zweite Seitentabelle (540o) auf der niedrigsten Ebene aufweist, wobei die erste und die zweite virtuelle Maschinen-Domain voneinander isoliert sind undwobei der Logikschaltkreis (224) eingerichtet ist, zu den Übersetzungszwecken die Baumstruktur (222) zu verwenden, um die physische Gastadresse des Speicherdirektzugriffs in die gegebene physische Hostadresse abzubilden.

公开(公告)号：DE112016004482T5

公开(公告)日：2018-06-21

申请号：DE112016004482

申请日：2016-08-30

Applicant: INTEL CORP

Inventor： CAPRIOLI PAUL ,  YAMADA KOICHI ,  INCE TUGRUL

IPC: H04M1/57

Abstract: Es werden Ausführungsformen einer Erfindung für Aufruf- oder Rücksprungabsicht anzeigende Sprungbefehle offenbart. Bei einer Ausführungsform weist ein Prozessor einen Rücksprungziel-Vorhersager, Befehlshardware und Ausführungshardware auf. Die Befehlshardware soll einen ersten Befehl, einen zweiten Befehl und einen dritten Befehl empfangen, und die Ausführungshardware den ersten Befehl, den zweiten Befehl und den dritten Befehl ausführen. Durch ein Ausführen des ersten Befehls soll eine erste Rücksprungadresse auf einem Stapel gespeichert und eine Steuerung an eine erste Zieladresse übergeben werden. Durch ein Ausführen des zweiten Befehls soll eine zweite Rücksprungadresse in dem Rücksprungziel-Vorhersager gespeichert und eine Steuerung an eine zweite Zieladresse übergeben werden. Durch ein Ausführen des dritten Befehls soll eine Steuerung an die zweite Zieladresse übergeben werden.

公开(公告)号：DE102014003540A1

公开(公告)日：2014-09-18

申请号：DE102014003540

申请日：2014-03-12

Applicant: INTEL CORP

Inventor： YAMADA KOICHI ,  SHANMUGAVELAYUTHAM PALANIVEL RAJAN ,  RODGERS SCOTT D ,  HUNTLEY BARRY E ,  BEANEY JAMES D ,  TAMIR BOAZ

IPC: G06F9/455

Abstract: In einer Ausführungsform umfasst ein Prozessor einen Binärübersetzungs(BT)-Container, welcher Code zum Erzeugen einer Binärübersetzung eines ersten Code-Segments und zum Speichern der Binärübersetzung in einem Übersetzungs-Cache-Speicher aufweist, eine Host-Einheits-Logik zum Verwalten des BT-Containers und zum Identifizieren des ersten Code-Segments und eine Schutzlogik zum Isolieren des BT-Containers von einem Software-Stapel. Auf diese Weise ist der BT-Container dafür konfiguriert, für den Software-Stapel transparent zu sein. Es werden andere Ausführungsformen beschrieben und beansprucht.

公开(公告)号：DE112011104596T5

公开(公告)日：2014-01-16

申请号：DE112011104596

申请日：2011-12-06

Applicant: INTEL CORP

Inventor： SAGER DAVID J ,  RAIKIN SHLOMO ,  DOMER JASON A ,  SASANKA RUCHIRA ,  GABOR RON ,  NUZMAN JOSEPH ,  PELED LEEOR ,  KIM HO-SEOP ,  WU YOUFENG ,  YAMADA KOICHI ,  NGAI TIN-FOOK ,  CHEN HOWARD H ,  BOBBA JAYARAM ,  COOK JEFFREY J ,  SHAIKH OSMAR M ,  SRINIVAS SURESH

IPC: G06F9/30 ,  G06F9/38

Abstract: Systeme, Vorrichtungen und Verfahren für ein Hardware- und Softwaresystem zum automatischen Zerlegen eines Programms in mehrere parallele Threads werden beschrieben. In einigen Ausführungsformen führen die Systeme und Vorrichtungen ein Verfahren zum Zerlegen eines ursprünglichen Codes und/oder einer generierten Thread-Ausführung aus.