公开(公告)号：ES2540651R1

公开(公告)日：2015-08-04

申请号：ES201431706

申请日：2014-11-19

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  KHELLAH MUHAMMAD M ,  TSCHANZ JAMES W

IPC: G06F1/26

公开(公告)号：DE10085373B4

公开(公告)日：2007-11-22

申请号：DE10085373

申请日：2000-12-28

Applicant: INTEL CORP

Inventor： PALANCA SALVADOR ,  FISCHER STEPHEN ,  MAIYURAN SUBRAMANIAM

IPC: G06F12/08

Abstract: A system and method for flushing a cache line associated with a linear memory address from all caches in the coherency domain. A cache controller receives a memory address, and determines whether the memory address is stored within the closest cache memory in the coherency domain. If a cache line stores the memory address, it is flushed from the cache. The flush instruction is allocated to a write-combining buffer within the cache controller. The write-combining buffer transmits the information to the bus controller. The bus controller locates instances of the memory address stored within external and intel cache memories within the coherency domain; these instances are flushed. The flush instruction can then be evicted from the write-combining buffer. Control bits may be used to indicate whether a write-combining buffer is allocated to the flush instruction, whether the memory address is stored within the closest cache memory, and whether the flush instruction should be evicted from the write-combining buffer.

公开(公告)号：GB2374962B

公开(公告)日：2004-12-15

申请号：GB0217123

申请日：2000-12-28

Applicant: INTEL CORP

Inventor： PALANCA SALVADOR ,  FISCHER STEPHEN A ,  MAIYURAN SUBRAMANIAM

IPC: G06F12/08

Abstract: A system and method for flushing a cache line associated with a linear memory address from all caches in the coherency domain. A cache controller receives a memory address, and determines whether the memory address is stored within the closest cache memory in the coherency domain. If a cache line stores the memory address, it is flushed from the cache. The flush instruction is allocated to a write-combining buffer within the cache controller. The write-combining buffer transmits the information to the bus controller. The bus controller locates instances of the memory address stored within external and intel cache memories within the coherency domain; these instances are flushed. The flush instruction can then be evicted from the write-combining buffer. Control bits may be used to indicate whether a write-combining buffer is allocated to the flush instruction, whether the memory address is stored within the closest cache memory, and whether the flush instruction should be evicted from the write-combining buffer.

公开(公告)号：HK1054100A1

公开(公告)日：2003-11-14

申请号：HK03106341

申请日：2003-09-05

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  PALANCA SALVADOR

IPC: G06F12/08 ,  G06F

Abstract: A cache has an array with single ported cells and is dynamically accessible simultaneously by multiple computing engines. In a further embodiment, the cache also has a tag array including a first address input, a second address input, and a shared mode input, and a data array electrically coupled to the tag array and including a first address input, a second address input, and a shared mode input.

公开(公告)号：PL3938914T3

公开(公告)日：2025-03-31

申请号：PL20718903

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  COORAY NIRANJAN ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GARCIA GUADALUPE ,  K PATTABHIRAMAN ,  KIM SUNGYE ,  KUMAR SANJAY ,  MAROLIA PRATIK ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RANGANATHAN VASANTH ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN

IPC: G06F12/0804 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245

公开(公告)号：PL3938894T3

公开(公告)日：2024-02-19

申请号：PL20718902

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： STRIRAMASSARMA LAKSHMINARAYANAN ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ASHBAUGH BEN ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GALOPPO VON BORRIES NICOLAS ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  MISTRY NILAY ,  OULD-AHMED-VALL ELMOUSTAPHA ,  PANNEER SELVAKUMAR ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  SHAH ANKUR ,  TANGRI SAURABH

IPC: G06F12/0862 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

公开(公告)号：ES2929978T3

公开(公告)日：2022-12-05

申请号：ES18160823

申请日：2018-03-08

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  RAY JOYDEEP ,  SINHA KAMAL ,  VEERNAPU KIRAN C ,  MAIYURAN SUBRAMANIAM ,  SURTI PRASOONKUMAR ,  LUEH GUEI-YUAN ,  PUFFER DAVID ,  PAL SUPRATIM ,  HOEKSTRA ERIC J ,  SCHLUESSLER TRAVIS T ,  HURD LINDA L

IPC: G06F9/30 ,  G06F1/32 ,  G06F9/38

Abstract: En un ejemplo, un aparato comprende una pluralidad de unidades de ejecución y un primer archivo de registro general (GRF) acoplado comunicativamente a la pluralidad de unidades de ejecución, donde el primer GRF es compartido por la pluralidad de unidades de ejecución. También se describen y reivindican otras realizaciones. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：DE102020131666A1

公开(公告)日：2021-11-11

申请号：DE102020131666

申请日：2020-11-30

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  BORKAR DURGESH ,  GARG ASHUTOSH ,  GEORGE VARGHESE ,  GURRAM CHANDRA ,  MARWAHA SHUBRA ,  PAL SUPRATIM ,  PARRA JORGE E ,  STARKEY DARIN

IPC: G06F9/38

Abstract: Hier wird eine Beschleunigervorrichtung beschrieben, umfassend: eine Host-Schnittstelle; eine Fabric-Zwischenverbindung, die mit der Host-Schnittstelle gekoppelt ist; und eine oder mehrere Hardware-Kacheln, die mit der Fabric-Zwischenverbindung gekoppelt sind, wobei die eine oder mehreren Hardware-Kacheln Multiplikationsbeschleunigungs-Hardware dünnbesetzter Matrizen aufweisen, die ein modulares systolisches Verarbeitungs-Array mit Rückkopplungseingaben aufweist.

公开(公告)号：BR112021016111A2

公开(公告)日：2021-11-09

申请号：BR112021016111

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： GARG ASHUTOSH ,  GURRAM CHANDRA ,  STARKEY DARIN ,  LUEH GUEI-YUAN ,  PARRA JORGE ,  MARWAHA SHUBRA ,  MAIYURAN SUBRAMANIAM ,  PAL SUPRATIM ,  GEORGE VARGHESE

IPC: G06F9/30

Abstract: dispositivo de computação, unidade de processamento paralelo, núcleo de unidade de processamento gráfico de propósito geral e multiprocessador gráfico. trata-se de processadores gráficos e unidades de processamento gráfico que têm instruções de acumulação de produto escalar para um formato de ponto flutuante híbrido. em uma modalidade, um multiprocessador gráfico compreende uma unidade de instrução para despachar instruções e um recurso de processamento acoplado à unidade de instrução. o recurso de processamento é configurado para receber uma instrução de acumulação de produto escalar da unidade de instrução e para processar a instrução de acumulação de produto escalar usando um formato de número bfloat16.

公开(公告)号：DE112020000902T5

公开(公告)日：2021-11-04

申请号：DE112020000902

申请日：2020-02-12

Applicant: INTEL CORP

Inventor： VEMULAPALLI VIKRANTH ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  MACPHERSON MIKE ,  ANANTARAMAN ARAVINDH ,  ASHBAUGH BEN ,  RAMADOSS MURALI ,  SADLER WILLIAM B ,  PEARCE JONATHAN ,  JANUS SCOTT ,  INSKO BRENT ,  RANGANATHAN VASANTH ,  SINHA KAMAL ,  HUNTER ARTHUR ,  SURTI PRASOONKUMAR ,  GALOPPO VON BORRIES NICOLAS ,  RAY JOYDEEP ,  APPU ABHISHEK R ,  OULD-AHMED-VALL ELMOUSTAPHA ,  KOKER ALTUG ,  KIM SUNGYE ,  MAIYURAN SUBRAMANIAM ,  ANDREI VALENTIN

IPC: G06F12/0862

Abstract: Ausführungsbeispiele sind im Allgemeinen auf das Vorabrufen von Daten für die Grafikdatenverarbeitung gerichtet. Eine Ausführungsform einer Vorrichtung umfasst einen oder mehrere Prozessoren, einschließlich einer oder mehrerer Grafikverarbeitungseinheiten (GPUs); und mehrere Caches zum Bereitstellen von Speicher für die eine oder mehreren GPUs, wobei die mehreren Caches mindestens einen L1-Cache und einen L3-Cache umfassen, wobei die Vorrichtung zum Bereitstellen eines intelligenten Vorabrufens von Daten durch einen Vorabrufer einer ersten GPU des einen oder mehr GPUs, einschließlich der Messung einer Trefferrate für den L1-Cache; beim Bestimmen, dass die Trefferrate für den L1-Cache gleich oder größer als ein Schwellenwert ist, Begrenzen eines Vorabrufens von Daten auf den Speicher im L3-Cache und beim Bestimmen, dass die Trefferrate für den L1-Cache kleiner als ein Schwellenwert ist, Ermöglichen des Vorabrufens von Daten in den L1-Cache.