公开(公告)号：ES2991916T3

公开(公告)日：2024-12-05

申请号：ES19183024

申请日：2018-03-02

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  HURD LINDA L ,  KIM DUKHWAN ,  MACPHERSON MIKE B ,  WEAST JOHN C ,  CHEN FENG ,  AKHBARI FARSHAD ,  SRINIVASA NARAYAN ,  SATISH NADATHUR RAJAGOPALAN ,  TANG PING T ,  RAY JOYDEEP ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  YAO ANBANG ,  SHPEISMAN TATIANA

IPC: G06F9/30 ,  G06F9/38 ,  G06F9/46 ,  G06N3/063 ,  G06T1/20

Abstract: Se describe un procesador de gráficos y un método para realizar una operación de multiplicación y acumulación de matrices multidimensionales de precisión mixta. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3938912T3

公开(公告)日：2024-03-18

申请号：PL20719794

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  ANANTARAMAN ARAVINDH ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ANDREI VALENTIN ,  GALOPPO VON BORRIES NICOLAS ,  GEORGE VARGHESE ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  RAY JOYDEEP ,  PAPPU LAKSHMINARAYANA ,  GARCIA GUADALUPE

IPC: G06F9/30 ,  G06F7/58 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

公开(公告)号：PL3393127T3

公开(公告)日：2022-12-05

申请号：PL18165269

申请日：2018-03-29

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  APPU ABHISHEK R ,  BARAN STANLEY J ,  LEE SANG-HEE ,  MOHAMMED ATTHAR H ,  OH JONG DAE ,  CHAN HIU-FAI R ,  ZHANG XIMIN

IPC: H04N19/176 ,  H04N19/124

公开(公告)号：ES2925598T3

公开(公告)日：2022-10-18

申请号：ES21165109

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: La presente descripción proporciona un aparato que comprende una interfaz de memoria, una matriz de grupos de procesamiento, cada uno de los cuales incluye una unidad multiprocesador acoplada a la interfaz de memoria, en el que al menos una unidad multiprocesador debe ejecutar una instrucción fusionada de multiplicación y suma en paralelo a través de múltiples subprocesos. La al menos una unidad multiprocesador que comprende un archivo de registro para almacenar datos y una unidad de cómputo acoplada al archivo de registro, donde la unidad de cómputo es para ejecutar una instrucción fusionada de multiplicación y suma en datos de matriz. La unidad de cómputo que comprende lógica de hardware para cuantificar los datos desde una precisión más alta, incluido un formato de punto flotante de 32 bits, a un formato de punto flotante de menor precisión, incluido un formato de punto flotante de 16 bits, que tiene un signo de 1 bit, un formato de punto flotante de 8 bits. exponente de bits y una mantisa, en el que se utilizan menos bits para la mantisa del formato de punto flotante de menor precisión; y una o más unidades lógicas para realizar la operación fusionada de suma y multiplicación sobre los datos en el formato de punto flotante de menor precisión. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3859519T3

公开(公告)日：2022-09-05

申请号：PL21165109

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

公开(公告)号：PL3637246T3

公开(公告)日：2022-07-04

申请号：PL19214143

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS C

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

公开(公告)号：ES2905866T3

公开(公告)日：2022-04-12

申请号：ES18159474

申请日：2018-03-01

Applicant: INTEL CORP

Inventor： VEMBU BALAJI ,  TANNER JASON ,  RAY JOYDEEP ,  KOKER ALTUG ,  APPU ABHISHEK R ,  K PATTABHIRAMAN

IPC: G06F9/451 ,  G06F9/455 ,  G09G5/395

Abstract: Un aparato que comprende: una unidad de procesamiento gráfico (800) que incluye un motor de visualización (2211, 840) para representar una secuencia de imágenes de vídeo a una memoria intermedia de fotogramas (2231); un codificador (2212) para comprimir la secuencia de imágenes de vídeo para generar una secuencia de imágenes de vídeo comprimidas a una memoria intermedia de flujo comprimido (2232); un controlador de interfaz de red (2213) para transmitir las imágenes de vídeo comprimidas a través de un enlace de red a un visualizador remoto (2214); una pluralidad de registros de puntero de memoria intermedia (2221, 2222, 2223) para almacenar punteros de lectura y punteros de escritura que identifican ubicaciones de lectura y ubicaciones de escritura, respectivamente, en una memoria intermedia de fotogramas (2231) y la memoria intermedia de flujo comprimido (2232); una unidad de procesamiento central, CPU (2204), para inicializar los punteros de lectura y punteros de escritura para procesar una o más de las imágenes de vídeo; y el motor de visualización (2211) para acceder a un primer puntero de escritura para escribir en una ubicación especificada en la memoria intermedia de fotogramas (2231), el codificador (2212) para comenzar a leer de la memoria intermedia de fotogramas (2231) basándose en un primer valor de puntero de lectura, el codificador (2212) para escribir en la memoria intermedia de flujo comprimido (2232) basándose en un segundo valor de puntero de escritura, y el controlador de interfaz de red (2213) para leer de la memoria intermedia de flujo comprimido (2232) basándose en un segundo valor de puntero de lectura, el primer y segundo valores de puntero de escritura y lectura que hay que actualizar sin intervención de la CPU (2204) a medida que el motor de visualización (2211) escribe en la memoria intermedia de fotogramas (2231), el codificador (2212) lee de la memoria intermedia de fotogramas (2231) y escribe en la memoria intermedia de flujo comprimido (2232), y el controlador de interfaz de red (2213) lee de la memoria intermedia de flujo comprimido (2232); caracterizado por que el motor de visualización (2211) es para transmitir una señal de notificación al codificador (2212) cuando el primer puntero de escritura alcanza un macrobloque, el codificador (2212) para, en respuesta, comenzar a leer de la memoria intermedia de fotogramas (2231) en el primer valor de puntero de lectura.

公开(公告)号：DE112020000850T5

公开(公告)日：2022-01-20

申请号：DE112020000850

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK R ,  COLEMAN SEAN ,  GEORGE VARGHESE ,  K PATTABHIRAMAN ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  S JAYAKRISHNA P ,  SURTI PRASOONKUMAR

IPC: G06F9/38

Abstract: Ausführungsformen sind im Allgemeinen auf Cache-Struktur und -Nutzung ausgerichtet. Eine Ausführungsform einer Einrichtung beinhaltet einen oder mehrere Prozessoren, einschließlich eines Grafikprozessors; einen Speicher zum Speichern von Daten zur Verarbeitung durch den einen oder die mehreren Prozessoren; und einen Cache zum Cachen von Daten aus dem Speicher; wobei die Einrichtung dazu ausgelegt ist, ein dynamisches Overfetching von Cachezeilen für den Cache bereitzustellen, einschließlich Empfangen einer Leseanforderung und Zugreifen auf den Cache für die angeforderten Daten, und bei einem Fehltreffer im Cache, Overfetching von Daten aus dem Speicher oder einem Cache höherer Ebene zusätzlich zum Abrufen der angeforderten Daten, wobei das Overfetching von Daten zumindest teilweise auf einer aktuellen Overfetching-Grenze basiert und dafür sorgt, dass Daten bis zur aktuellen Overfetching-Grenze im Voraus abgerufen werden.

公开(公告)号：DE112020001256T5

公开(公告)日：2022-01-05

申请号：DE112020001256

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  ANANTARAMAN ARAVINDH ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RAY JOYDEEP ,  MACPHERSON MIKE ,  ANDREI VALENTIN ,  GALOPPO VON BORRIES NICOLAS ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  RANGANATHAN VASANTH ,  S JAYAKRISHNA P ,  K PATTABHIRAMAN ,  KAMMA SUDHAKAR

IPC: G06F9/30

Abstract: Verfahren und Einrichtungen in Bezug auf Techniken zur Datenkompression. In einem Beispielumfasst eine Vorrichtung einen Prozessor zum Empfangen einer Datenkompressionsanweisung für ein Speichersegment; und als Reaktion auf die Datenkompressionsanweisung, Komprimieren einer Sequenz identischer Speicherwerte als Reaktion auf eine Bestimmung, dass die Sequenz identischer Speicherwerte eine Länge aufweist, die eine Schwelle überschreitet. Andere Ausführungsformen werden auch offenbart und beansprucht.

公开(公告)号：DE112020000848T5

公开(公告)日：2021-11-18

申请号：DE112020000848

申请日：2020-02-11

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  ANANTARAMAN ARAVINDH ,  APPU ABHISHEK R ,  KOKER ALTUG ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ANDREI VALENTIN ,  MAIYURAN SUBRAMANIAM ,  GALOPPO VON BORRIES NICOLAS ,  MACPHERSON MIKE ,  ASHBAUGH BEN ,  RAMADOSS MURALI ,  VEMULAPALLI VIKRANTH ,  SADLER WILLIAM ,  PEARCE JONATHAN ,  KIM SUNGYE ,  GEORGE VARGHESE

IPC: G06F9/50

Abstract: [00354] Verfahren und Einrichtung in Verbindung mit Skalarkernintegration in einem Grafikprozessor. In einem Beispiel umfasst eine Einrichtung einen Prozessor zum Empfangen eines Satzes von Arbeitslastanweisungen für eine Grafikarbeitslast von einem Hostkomplex, Bestimmen einer ersten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Skalarprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, und einer zweiten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Vektorprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, Zuweisen der ersten Teilmenge von Operationen an den Skalarprozessorkomplex zur Ausführung, um einen ersten Satz von Ausgaben zu erzeugen, Zuweisen der zweiten Teilmenge von Operationen an den Vektorprozessorkomplex zur Ausführung, um einen zweiten Satz von Ausgaben zu erzeugen. Andere Ausführungsformen werden auch offenbart und beansprucht.