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    Verfahren und Struktur zur Bildung leistungsstarker FETs mit eingebetteten Stressoren
    81.
    发明专利
    Verfahren und Struktur zur Bildung leistungsstarker FETs mit eingebetteten Stressoren 未知

    公开(公告)号：DE112010002895B4

    公开(公告)日：2012-11-08

    申请号：DE112010002895

    申请日：2010-09-08

    Applicant: IBM

    Inventor： KHAKIFIROOZ ALI ,  SHAHIDI GHAVAM ,  CHENG KANGGUO ,  DORIS BRUCE B

    IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06

    Abstract: Halbleiterstruktur, die Folgendes umfasst: mindestens einen Gate-Stapel 18, der sich auf einer oberen Fläche 14 eines Halbleitersubstrats 12 befindet; ein erstes Epitaxie-Halbleitermaterial 34, das sich an einer Grundfläche des mindestens einen Gate-Stapels innerhalb eines Paares vertiefter Regionen 28 befindet, die an gegenüberliegenden Seiten des mindestens einen Gate-Stapels vorhanden sind, wobei das erste Epitaxie-Halbleitermaterial auf einen Kanal des mindestens einen Gate-Stapels eine Belastung ausübt; eine diffundierte Erweiterungsregion 38, die sich innerhalb einer oberen Fläche des ersten Epitaxie-Halbleitermaterials in jeder der vertieften Regionen befindet; und ein zweites Epitaxie-Halbleitermaterial 36, das sich auf einer oberen Fläche der diffundierten Erweiterungsregion 38 befindet, wobei das zweite Epitaxie-Halbleitermaterial eine höhere Dotiermittelkonzentration aufweist als das erste Epitaxie-Halbleitermaterial.

    Verfahren und Struktur zur Bildung leistungsstarker FETs mit eingebetteten Stressoren
    82.
    发明专利
    Verfahren und Struktur zur Bildung leistungsstarker FETs mit eingebetteten Stressoren 未知

    公开(公告)号：DE112010002895T5

    公开(公告)日：2012-06-21

    申请号：DE112010002895

    申请日：2010-09-08

    Applicant: IBM

    Inventor： KHAKIFIROOZ ALI ,  SHAHIDI GHAVAM ,  CHENG KANGGUO ,  DORIS BRUCE B

    IPC: H01L29/78 ,  H01L21/336

    Abstract: Eine leistungsstarke Halbleiterstruktur und ein Verfahren zur Herstellung einer solchen Struktur werden bereitgestellt. Die Halbleiterstruktur umfasst mindestens einen Gate-Stapel (18), z. B. FET, der sich auf einer oberen Fläche (14) eines Halbleitersubstrats (12) befindet. Die Struktur umfasst weiterhin ein erstes Epitaxie-Halbleitermaterial (34), das eine Belastung auf einen Kanal (40) des mindestens einen Gate-Stapels ausübt. Das erste Epitaxie-Halbleitermaterial befindet sich an einer Grundfläche des mindestens einen Gate-Stapels im Wesentlichen innerhalb eines Paares vertiefter Regionen (28) im Substrat, die an gegenüberliegenden Seiten des mindestens einen Gate-Stapels liegen. Eine diffundierte Erweiterungsregion (38) befindet sich innerhalb einer oberen Fläche des ersten Epitaxie-Halbleitermaterials in jeder der vertieften Regionen. Die Struktur umfasst weiterhin ein zweites Epitaxie-Halbleitermaterial (36), das sich auf einer oberen Fläche der diffundierten Erweiterungsregion befindet. Das zweite Epitaxie-Halbleitermaterial weist eine höhere Dotiermittelkonzentration auf als das erste Epitaxie-Halbleitermaterial.

    VERTIKALER FET MIT VERRINGERTER PARASITÄRER KAPAZITÄT UND VERFAHREN ZU DESSEN HERSTELLUNG
    85.
    发明专利
    VERTIKALER FET MIT VERRINGERTER PARASITÄRER KAPAZITÄT UND VERFAHREN ZU DESSEN HERSTELLUNG 未知

    公开(公告)号：DE112018000636B4

    公开(公告)日：2021-12-09

    申请号：DE112018000636

    申请日：2018-04-11

    Applicant: IBM

    Inventor： MIAO XIN ,  CHENG KANGGUO ,  ZHANG CHEN ,  XU WENYU ,  OLDIGES PHILIP JOSEPH

    IPC: H01L21/336 ,  H01L29/78

    Abstract: Verfahren zur Verringerung der parasitären Kapazität einer Halbleiterstruktur (50), wobei das Verfahren aufweist:Bilden (102) einer Finnenstruktur (12) über einem Substrat (10),Bilden (104) einer ersten Source/Drain-Zone (16) zwischen der Finnenstruktur und dem Substrat;Bilden (106) erster Abstandhalter (20) in Nachbarschaft zu der Finnenstruktur;Bilden (108) zweiter Abstandhalter (22) in Nachbarschaft zu der ersten Source/Drain-Zone;Aussparen (110) der ersten Source/Drain-Zone in frei liegenden Bereichen;Bilden (112) einer Zone einer flachen Grabenisolierung, im Folgenden STI genannt, (26) innerhalb der frei liegenden Bereiche (24) der ausgesparten ersten Source/Drain-Zone;Abscheiden (114) eines unteren Abstandhalters (28) über der STI-Zone;Bilden (116) eines Metall-Gate-Stapels (30) über dem unteren Abstandhalter;Abscheiden (118) eines oberen Abstandhalters (32) über dem Metall-Gate-Stapel;Schneiden (120) des Metall-Gate-Stapels;Bilden (122) einer zweiten Source/Drain-Zone (38) über der Finnenstruktur; undBilden (124) von Kontakten (40, 41, 42), so dass sich die STI-Zone über eine Länge zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone erstreckt.

    NANOBLATTTRANSISTOREN MIT VERSCHIEDENEN GATEDIELEKTRIKA UNDAUSTRITTSARBEITSMETALLEN
    86.
    发明专利
    NANOBLATTTRANSISTOREN MIT VERSCHIEDENEN GATEDIELEKTRIKA UNDAUSTRITTSARBEITSMETALLEN 未知

    公开(公告)号：DE112018004626T5

    公开(公告)日：2020-07-16

    申请号：DE112018004626

    申请日：2018-10-16

    Applicant: IBM

    Inventor： CHENG KANGGUO ,  LI JUNTAO ,  LEE CHOONGHYUN ,  XU PENG

    IPC: H01L27/092 ,  H01L21/336

    Abstract: Halbleitereinheiten und Verfahren zur Herstellung davon weisen ein Strukturieren eines Schichtstapels auf, der Kanalschichten, erste Opferschichten zwischen den Kanalschichten und zweite Opferschichten zwischen den Kanalschichten und den ersten Opferschichten aufweist, um einen oder mehrere Einheiten-Bereiche zu bilden. Die ersten Opferschichten werden aus einem Material gebildet, das eine gleiche Gitterkonstante wie ein Material der ersten Opferschichten aufweist, und die zweiten Opferschichten werden aus einem Material gebildet, das eine Gitterfehlpassung mit dem Material der ersten Opferschichten aufweist. Source- und Drainbereiche werden an Seitenwänden der Kanalschichten in dem einen oder den mehreren Einheiten-Bereichen gebildet. Die ersten und die zweiten Opferschichten werden weggeätzt, um die Kanalschichten an den Source- und Drainbereichen aufgehängt zurückzulassen. Ein Gatestapel wird auf den Kanalschichten abgeschieden.

    Verfahren zur Herstellung von FinFETs mit variabler Finnenhöhe
    87.
    发明专利
    Verfahren zur Herstellung von FinFETs mit variabler Finnenhöhe 未知

    公开(公告)号：DE102016204596B4

    公开(公告)日：2018-07-26

    申请号：DE102016204596

    申请日：2016-03-21

    Applicant: IBM

    Inventor： CAO QING ,  CHENG KANGGUO ,  LI ZHENGWEN ,  LIU FEI

    IPC: H01L21/8238 ,  H01L27/092

    Abstract: Verfahren zur Herstellung einer FinFET-Halbleitereinheit, das Verfahren aufweisend:Bilden einer Mehrzahl von Halbleiterfinnen auf einem Halbleitersubstrat (104), wobei mindestens eine erste Halbleiterfinne (118a) aus der Mehrzahl von Halbleiterfinnen einen ersten unteren Halbleiterabschnitt und einen ersten oberen Halbleiterabschnitt umfasst und mindestens eine zweite Halbleiterfinne (118b) einen zweiten unteren Halbleiterabschnitt und einen zweiten oberen Halbleiterabschnitt umfasst;Ätzen des ersten unteren Halbleiterabschnitts, um einen ersten Hohlraum (126a) zu bilden, welcher eine erste Hohlraumhöhe aufweist, die sich zwischen dem Halbleitersubstrat und einem ersten oberen Halbleiterabschnitt erstreckt, und Ätzen des zweiten unteren Halbleiterabschnitts, um einen zweiten Hohlraum (126b) mit einer zweiten Hohlraumhöhe zu bilden, die sich zwischen dem Halbleitersubstrat und einem zweiten oberen Halbleiterabschnitt erstreckt, wobei sich die zweite Hohlraumhöhe von der ersten Hohlraumhöhe unterscheidet; undFüllen des ersten Hohlraums und des zweiten Hohlraums mit einem Isolatormaterial (128a, 128b), so dass sich eine erste Höhe des ersten oberen Halbleiterabschnitts von einer zweiten Höhe des zweiten oberen Halbleiterabschnitts unterscheidet.

    Nano-Streifen-Kanal-Transistor mit Back-Bias-Steuerung
    88.
    发明专利
    Nano-Streifen-Kanal-Transistor mit Back-Bias-Steuerung 未知

    公开(公告)号：DE102016204992A1

    公开(公告)日：2016-09-29

    申请号：DE102016204992

    申请日：2016-03-24

    Applicant: IBM

    Inventor： BALAKRISHNAN KARTHIK ,  CHENG KANGGUO ,  HASHEMI POUYA ,  REZNICEK ALEXANDER

    IPC: H01L29/78 ,  H01L21/336

    Abstract: Ausführungsformen der Erfindung beinhalten ein Verfahren zum Herstellen einer Nano-Streifen-Transistor-Einheit und die resultierende Struktur. Es wird eine Nano-Streifen-Transistor-Einheit bereitgestellt, die beinhaltet: ein Substrat, einen Nano-Streifen-Kanal, einen Kernbereich in der Mitte des Nano-Streifen-Kanals, ein Gate, das um den Nano-Streifen-Kanal herum ausgebildet ist, einen Abstandshalter, der auf jeder Seitenwand des Gates ausgebildet ist, sowie einen Source- und Drain-Bereich, der epitaxial benachbart zu jedem Abstandshalter gebildet ist. Der Kernbereich in der Mitte des Nano-Streifen-Kanals wird selektiv geätzt. Auf den freiliegenden Teilbereichen des Nano-Streifen-Kanals wird ein dielektrisches Material abgeschieden. Ein Bereich für eine Back-Bias-Steuerung wird auf dem dielektrischen Material innerhalb des Kerns des Nano-Streifen-Kanals und auf dem Substrat benachbart zu der Nano-Streifen-Transistor-Einheit gebildet. In dem Bereich für eine Back-Bias-Steuerung wird ein Metallkontakt gebildet.

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