公开(公告)号：EP1470580A4

公开(公告)日：2005-07-20

申请号：EP02784578

申请日：2002-11-22

Applicant: INFINEON TECHNOLOGIES AG ,  INFINEON TECHNOLOGIES CORP

Inventor： CHEN TZE-CHIANG ,  ENGEL BRETT H ,  FITZSIMMONS JOHN A ,  KANE TERENCE ,  LUSTIG NAFTALI E ,  MCDONALD ANN ,  MCGAHAY VINCENT ,  SEO SOON-CHEON ,  STAMPER ANTHONY K ,  WANG YUN YU ,  KALTALIOGLU ERDEM

IPC: H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L21/44 ,  H01L23/48 ,  H01L23/52 ,  H01L29/40

CPC classification number: H01L21/76834 ,  H01L21/76801 ,  H01L21/76807 ,  H01L21/76832 ,  H01L23/5226 ,  H01L23/53228 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An advanced back-end-of-line (BEOL) metallization structure is disclosed. The structure includes a bilayer diffusion barrier or cap, where the first cap layer (116, 123) is formed of a dielectric material preferably deposited by a high density plasma chemical vapor deposition (HDP CVD) process, and the second cap layer (117, 124) is formed of a dielectric material preferably deposited by a plasma-enhanced chemical vapor deposition (PE CVD) process. A method for forming the BEOL metallization structure is also disclosed. The invention is particularly useful in interconnect structures comprising low-k dielectric material for the inter-layer dielectric (ILD) and copper for the conductors.

Abstract translation: 公开了一种先进的后端（BEOL）金属化结构。 该结构包括双层扩散阻挡层或盖，其中第一覆盖层由优选通过高密度等离子体化学气相沉积（HDP CVD）工艺沉积的电介质材料形成，并且第二覆盖层由优选沉积的介电材料形成 通过等离子体增强化学气相沉积（PE CVD）工艺。 还公开了一种用于形成BEOL金属化结构的方法。 本发明在包括用于层间电介质（ILD）的低k电介质材料和用于导体的铜的互连结构中是特别有用的。

公开(公告)号：WO02054483A3

公开(公告)日：2003-06-05

申请号：PCT/US0147376

申请日：2001-12-04

Applicant: INFINEON TECHNOLOGIES CORP

Inventor： KALTALIOGLU ERDEM

IPC: H01L21/768 ,  H01L23/532

CPC classification number: H01L21/76808 ,  H01L2221/1031 ,  H01L2221/1036

Abstract: A semiconductor structure includes a semiconductor substrate and a dielectric layer disposed over the substrate, the dielectric layer having a first trench. A first metal layer is disposed in the first trench. A first layer of a material having a first dielectric constant is disposed over the dielectric layer, the first layer having a via in registration with the metal disposed in the first trench. A second layer of a material having a second dielectric constant is disposed over the first layer of material, the second layer having a second trench in registration with the via. The first dielectric constant is higher than the second dielectric constant. A second metal layer is disposed in the via and second trench, the second metal layer being in contact with the first metal layer.

Abstract translation: 半导体结构包括半导体衬底和设置在衬底上的电介质层，电介质层具有第一沟槽。 第一金属层设置在第一沟槽中。 具有第一介电常数的材料的第一层设置在电介质层上，第一层具有通孔，该通孔与布置在第一沟槽中的金属对准。 具有第二介电常数的材料的第二层设置在第一材料层之上，第二层具有与通孔对准的第二沟槽。 第一介电常数高于第二介电常数。 第二金属层设置在通孔和第二沟槽中，第二金属层与第一金属层接触。

公开(公告)号：WO02054446A3

公开(公告)日：2003-11-06

申请号：PCT/US0147380

申请日：2001-12-04

Applicant: INFINEON TECHNOLOGIES CORP

Inventor： BARTH HANS-JOACHIM ,  KALTALIOGLU ERDEM

IPC: H01L20060101 ,  H01L21/44 ,  H01L21/4763 ,  H01L21/768

CPC classification number: H01L23/5226 ,  H01L21/76805 ,  H01L21/76807 ,  H01L21/76843 ,  H01L21/76852 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A multi-layer integrated circuit (400) and method of manufacturing thereof having barbed vias (427) connecting conductive lines (468, 408). Circuit (400) includes a first dielectric layer (404) deposited on a substrate (402) and conductive lines (408) formed in the first dielectric layer (404). A second dielectric layer (462) is deposited over the first dielectric layer (404). Barbed vias (427) are formed having a substantially cylindrical portion (424) within the second dielectric layer (462) and a barbed portion (426) within conductive lines (408). Conductive lines (468) are formed over the barbed vias (427) within a the second dielectric layer (462). A region of the barbed via (427) barbed portion (406) extends beneath the second dielectric layer (462).

Abstract translation: 一种多层集成电路（400）及其制造方法，其具有连接导线（468,408）的带倒钩的过孔（427）。 电路（400）包括沉积在衬底（402）上的第一介电层（404）和形成在第一介电层（404）中的导电线路（408）。 在第一介电层（404）上沉积第二介电层（462）。 带刺通孔（427）形成为在第二电介质层（462）内具有基本上圆柱形的部分（424）和在导线（408）内的有倒钩的部分（426）。 导电线（468）形成在第二电介质层（462）内的带倒钩的过孔（427）上。 倒钩通孔（427）倒钩部分（406）的区域在第二介电层（462）的下方延伸。

公开(公告)号：WO0199184A3

公开(公告)日：2002-06-27

申请号：PCT/US0119881

申请日：2001-06-21

Applicant: INFINEON TECHNOLOGIES CORP

Inventor： STETTER MICHAEL ,  KALTALIOGLU ERDEM ,  COWLEY ANDY

IPC: H01L21/768 ,  H01L23/532

CPC classification number: H01L21/76811 ,  H01L21/76813 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A method of fabricating an integrated circuit with a dual dielectric structure and utilizes a dual damascene process to fabricate metal interconnection layers. The dual dielectric structure consists of a first insulating layer (24) of conventional dielectric material, and a second insulating layer (26) of a second dielectric material with a low dielectric constant (low-k dielectric material). The first dielectric material is used in regions of the integrated circuit where the superior mechanical properties of conventional dielectric materials will result in maintaining the reliability and mechanical properties of the integrated circuit. The second dielectric material is used in regions of the integrated circuit where the low dielectric constant will result in improved speed of the integrated circuit and reduced electrical coupling between conductors in the integrated circuit. The fabrication of the dual dielectric structure is integrated with a dual damascene metallization process.

Abstract translation: 一种制造具有双电介质结构的集成电路的方法，并利用双镶嵌工艺来制造金属互连层。 双电介质结构由常规介电材料的第一绝缘层（24）和具有低介电常数（低k电介质材料）的第二介电材料的第二绝缘层（26）组成。 第一介电材料用于集成电路的区域，其中传统介电材料的优良机械性能将导致保持集成电路的可靠性和机械性能。 第二介电材料用于集成电路的区域，其中低介电常数将导致集成电路的改进的速度和减小集成电路中的导体之间的电耦合。 双电介质结构的制造与双镶嵌金属化工艺集成。

公开(公告)号：WO2005038880A3

公开(公告)日：2005-08-25

申请号：PCT/EP2004052411

申请日：2004-10-01

Applicant: INFINEON TECHNOLOGIES AG ,  COWLEY ANDY ,  FAYAZ MOHAMMED FAZIL ,  HIERLEMANN MATTHIAS ,  HOINKIS MARK ,  KALTALIOGLU ERDEM

Inventor： COWLEY ANDY ,  FAYAZ MOHAMMED FAZIL ,  HIERLEMANN MATTHIAS ,  HOINKIS MARK ,  KALTALIOGLU ERDEM

IPC: G06F17/50 ,  H01L21/768 ,  H01L23/522

CPC classification number: H01L21/76816 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Thermo- mechanical stress on vias is reduced, thereby reducing related failures. This can be done by maintaining a via-to-metal area ratio at least as large as a predetermined value below which the additional stress on the vias does not significantly increase.

Abstract translation: 通孔上的热机械应力降低，从而减少相关故障。 这可以通过保持通孔至金属面积比至少等于预定值以下，通孔上的附加应力不会显着增加的程度来实现。

公开(公告)号：DE602004003476T2

公开(公告)日：2007-09-20

申请号：DE602004003476

申请日：2004-02-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  FELSNER PETRA ,  KALTALIOGLU ERDEM ,  KERST UWE ,  SCHAFBAUER THOMAS

IPC: H01G4/06 ,  H01G4/228 ,  H01G4/33 ,  H01G4/40 ,  H01L21/768 ,  H01L21/77 ,  H01L21/8242 ,  H01L27/02 ,  H01L27/108

Abstract: In a method of fabricating a semiconductor device, a level of metal is formed within an interval dielectric. The level of metal includes a first metal line separated from a second metal line by a region of the interlevel dielectric. The region of interlevel dielectric is removed between the first metal line and the second metal line. A high-k dielectric is formed between the first metal line and the second metal line in the region where the interlevel dielectric was removed such that a capacitor is formed by the first metal line, the second metal line and the high-k dielectric.

公开(公告)号：DE102009000625B4

公开(公告)日：2018-03-29

申请号：DE102009000625

申请日：2009-02-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KALTALIOGLU ERDEM ,  RIESS PHILIPP ,  WENDT HERMANN

IPC: H01L21/768 ,  H01L21/311 ,  H01L21/3205 ,  H01L23/52

Abstract: Verfahren zur Herstellung einer Halbleiterkomponente, mit den folgenden Schritten: Abscheiden einer isolierenden Schicht (40) über einer Metallebene (20); Abscheiden einer Hartmaskenschicht (50) über der isolierenden Schicht (40); Abscheiden einer Opfermaterialschicht (60) über der Hartmaskenschicht (50); Bilden von Gräben (75; 76) für Metallleitungen in der isolierenden Schicht (40) durch Strukturieren der Opfermaterialschicht (60), der Hartmaskenschicht (50) und der isolierenden Schicht (40); Abscheiden eines Dummy-Füllmaterials (105) in die Metallleitungsgräben, wobei das Dummy-Füllmaterial eine Überfüllungsschicht über der Oberfläche der Opfermaterialschicht (60) bildet; Verwenden einer Durchkontaktierungsmaske (140), um einen Teil einer oberen Oberfläche des Dummy-Füllmaterials (105) freizulegen; Bilden von Durchkontaktierungsöffnungen (77) durch Entfernen des freigelegten Teils des Dummy-Füllmaterials (105) und der darunterliegenden isolierenden Schicht (40), wobei die Opfermaterialschicht (60) die darunterliegende Hartmaskenschicht (50) schützt; Entfernen des Dummy-Füllmaterials (105) aus den Metallleitungsgräben (76); und Füllen der Durchkontaktierungsöffnungen (77) und der Metallleitungsgräben (76) mit einem leitfähigen Material (160) zum Ausbilden von Durchkontaktierungen (151) und Metallleitungen (158, 159), wobei eine obere Oberfläche der Durchkontaktierungen (151) und eine untere Oberfläche der Metallleitungen (158, 159) dieselbe Breite aufweisen.

公开(公告)号：DE102008054320B4

公开(公告)日：2015-03-05

申请号：DE102008054320

申请日：2008-11-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM DR ,  BAUMGARTNER PETER ,  BENETIK THOMAS ,  KALTALIOGLU ERDEM ,  RIESS PHILIPP ,  RUDERER ERWIN ,  TEWS HELMUT ,  GLASOW ALEXANDER VON

IPC: H01L21/822 ,  H01L27/08

Abstract: Verfahren zum Herstellen eines Kondensators (360), wobei das Verfahren folgendes aufweist: Ausbilden einer ersten Platte (310a) und einer zweiten Platte (310b) über einem Werkstück; und Ausbilden eines Kondensatordielektrikums (324a, 324b, 324c) zwischen der ersten Platte (310a) und der zweiten Platte (310b), wobei das Ausbilden der ersten Platte (310a) und der zweiten Platte (310b) jeweils folgendes aufweisen: Bilden mehrerer erster in horizontaler Richtung verlaufender paralleler leitender Elemente (312); Ausbilden mehrerer zweiter in horizontaler Richtung verlaufender paralleler leitender Elemente (314) über den mehreren ersten parallelen leitenden Elementen (312); Koppeln eines ersten Basiselements (316) an ein Ende mindestens einiger der mehreren ersten parallelen leitenden Elemente (312); Koppeln eines zweiten Basiselements (318) an ein Ende von mindestens einigen der mehreren zweiten parallelen leitenden Elemente (314); und Ausbilden mindestens eines verbindenden Elements (320) zwischen den mehreren ersten parallelen leitenden Elementen (312) und den mehreren zweiten parallelen leitenden Elementen (314), wobei das Ausbilden des mindestens einen verbindenden Elements (320) das Ausbilden mindestens eines in horizontaler Richtung länglichen Vias (322) aufweist und wobei das Ausbilden der ersten Platte (310a) und der zweiten Platte (310b) das Verschachteln der mehreren ersten parallelen leitenden Elemente (312) der ersten Platte (310a) mit den mehreren ersten parallelen leitenden Elementen (312) der zweiten Platte (310b) und das Verschachteln der mehreren zweiten parallelen leitenden Elemente (314) der ersten Platte (310a) mit den mehreren zweiten parallelen leitenden Elementen (314) der zweiten Platte (310b) aufweist, wobei die mehreren ersten parallelen leitenden Elemente (312) und die ersten Basiselemente (316) in einem ersten Isoliermaterial (324a) ausgebildet werden, wobei das Ausbilden der verbindenden Elemente (320) und der zweiten parallelen leitenden Elemente (314) das Ausbilden eines zweiten Isoliermaterials (324b, 324c) mit einem unteren Abschnitt und einem oberen Abschnitt über dem ersten Isoliermaterial ...

公开(公告)号：MY134796A

公开(公告)日：2007-12-31

申请号：MYPI20030029

申请日：2003-01-06

Applicant: IBM ,  INFINEON TECHNOLOGIES CORP

Inventor： CHEN TZE-CHIANG ,  WANG YUN YU ,  KALTALIOGLU ERDEM ,  ENGEL BRETT H ,  FITZSIMMONS JOHN A ,  KANE TERENCE ,  LUSTIG NAFTALI E ,  MCDONALD ANN ,  MCGAHAY VINCENT ,  SEO SOON-CHEON ,  STAMPER ANTHONY K

IPC: H01L21/44 ,  H01L21/768 ,  H01L23/52 ,  H01L23/522 ,  H01L23/532

Abstract: AN ADVANCED BACK-END-OF-LINE (BEOL) METALLIZATION STRUCTURE IS DISCLOSED. THE STRUCTURE INCLUDES A BILAYER DIFFUSION BARRIER OR CAP, WHERE THE FIRST CAP LAYER (116, 123) IS FORMED OF A DIELECTRIC MATERIAL PREFERABLY DEPOSITED BY A HIGH DENSITY PLASMA CHEMICAL VAPOR DEPOSITION (HDP CVD) PROCESS, AND THE SECOND CAP LAYER (117, 124) IS FORMED OF A DIELECTRIC MATERIAL PREFERABLY DEPOSITED BY A PLASMA-ENHANCED CHEMICAL VAPOR DEPOSITION (PE CVD) PROCESS. A METHOD FOR FORMING THE BEOL METALLIZATION STRUCTURE IS ALSO DISCLOSED. THE INVENTION IS PARTICULARLY USEFUL IN INTERCONNECT STRUCTURES COMPRISING LOW-K DIELECTRIC MATERIAL FOR THE INTER-LAYER DIELECTRIC (ILD) AND COPPER FOR THE CONDUCTORS.

公开(公告)号：AT539447T

公开(公告)日：2012-01-15

申请号：AT02784578

申请日：2002-11-22

Applicant: IBM ,  INFINEON TECHNOLOGIES AG

Inventor： CHEN TZE-CHIANG ,  ENGEL BRETT ,  FITZSIMMONS JOHN ,  KANE TERENCE ,  LUSTIG NAFTALI ,  MCDONALD ANN ,  MCGAHAY VINCENT ,  SEO SOON-CHEON ,  STAMPER ANTHONY ,  WANG YUN ,  KALTALIOGLU ERDEM

IPC: H01L21/768 ,  H01L23/522 ,  H01L23/532

Abstract: An advanced back-end-of-line (BEOL) metallization structure is disclosed. The structure includes a bilayer diffusion barrier or cap, where the first cap layer is formed of a dielectric material preferably deposited by a high density plasma chemical vapor deposition (HDP CVD) process, and the second cap layer is formed of a dielectric material preferably deposited by a plasma-enhanced chemical vapor deposition (PE CVD) process. A method for forming the BEOL metallization structure is also disclosed. The invention is particularly useful in interconnect structure comprising low-k dielectric material for the inter-layer dielectric (ILD) and copper for the conductors.