公开(公告)号：DE112017003332T5

公开(公告)日：2019-03-14

申请号：DE112017003332

申请日：2017-06-01

Applicant: INTEL CORP

Inventor： HUNTLEY BARRY E ,  TSAI JR-SHIAN ,  NEIGER GILBERT ,  SANKARAN RAJESH M ,  ERGIN MESUT A ,  SAHITA RAVI L ,  HERDRICH ANDREW J ,  WANG WEI

IPC: G06F9/455

Abstract: Ein Prozessor eines Aspekts weist eine Decodiereinheit zum Decodieren eines Öffnungszugriffsbefehls und eine mit der Decodiereinheit gekoppelte Ausführungseinheit auf. Die Ausführungseinheit liest als Reaktion auf den Öffnungszugriffsbefehl eine physische Host-Speicheradresse, die mit einer Öffnung verbunden ist, die sich im Systemspeicher befindet, von einer zugriffsgeschützten Struktur und greift auf Daten innerhalb der Öffnung an einer physischen Host-Speicheradresse zu, die nicht durch Adressenübersetzung erlangt wird. Andere Prozessoren werden auch offenbart, wie auch Verfahren, Systeme und ein maschinenlesbares Medium, das Öffnungszugriffsbefehle speichert.

公开(公告)号：EP3210123A4

公开(公告)日：2018-05-09

申请号：EP15851712

申请日：2015-08-19

Applicant: INTEL CORP

Inventor： KOUFATY DAVID A ,  NEIGER GILBERT ,  SANKARAN RAJESH M ,  ANDERSON ANDREW V ,  DULLOOR SUBRAMANYA R ,  HAAS WERNER ,  NUZMAN JOSEPH

IPC: G06F12/14 ,  G06F12/10 ,  G06F21/52

CPC classification number: G06F12/1466 ,  G06F21/52 ,  G06F2212/1052

Abstract: A processing system includes a processing core to execute a task and a memory management unit, coupled to the core. The memory management unit includes a storage unit to store a page table entry including one or more identifiers of memory frames, a protection key, and an access mode bit indicating whether the one or more memory frames are accessible according to a user mode or according to a supervisor mode, a first permission register including a plurality of fields, each field comprising a set of bits reflecting a set of memory access permissions under the user mode, and a second permission register storing a plurality of fields, each field comprising a set of bits reflecting a set of memory access permissions under the supervisor mode.

公开(公告)号：EP3224732A4

公开(公告)日：2018-07-18

申请号：EP15862521

申请日：2015-11-10

Applicant: INTEL CORP

Inventor： GUDDETI JAYAKRISHNA ,  CHANG LUKE ,  SANKARAN RAJESH M ,  THALIYIL JUNAID F

IPC: G06F13/24 ,  G06F9/455 ,  G06F9/48 ,  G06F12/0871 ,  G06F13/42

CPC classification number: G06F13/24 ,  G06F9/45558 ,  G06F9/4812 ,  G06F12/0871 ,  G06F2009/4557 ,  G06F2009/45579 ,  G06F2212/1032 ,  G06F2212/657

Abstract: An interrupt is identified from an input/output (I/O) device and an address of a particular cache line is identified associated with the interrupt. The cache line corresponds to a destination of the interrupt and represents one or more attributes of the interrupt. A request is sent to a coherency agent to acquire ownership of the particular cache line and a request is sent to perform a read-modify-write (RMW) operation on the cache line based on the interrupt.

公开(公告)号：EP3161622A4

公开(公告)日：2018-01-24

申请号：EP15810867

申请日：2015-06-01

Applicant: INTEL CORP

Inventor： RAMANUJAN RAJ K ,  SANKARAN RAJESH M ,  NACHIMUTHU MURUGASAMY K ,  MANGOLD RICHARD P

IPC: G06F9/44 ,  G06F3/06 ,  G06F11/14 ,  G06F11/34 ,  G06F12/02 ,  G11C7/20

CPC classification number: G06F3/0611 ,  G06F3/0625 ,  G06F3/0632 ,  G06F3/0679 ,  G06F8/71 ,  G06F9/4403 ,  G06F9/4405 ,  G06F9/4416 ,  G06F11/1417 ,  G06F11/3476 ,  G11C7/20

Abstract: Methods and apparatus to accelerate boot time zeroing of memory based on Non-Volatile Memory (NVM) technology are described. In an embodiment, a storage device stores a boot version number corresponding to a portion of a non-volatile memory. A memory controller logic causes an update of the stored boot version number in response to each subsequent boot event. The memory controller logic returns a zero in response to a read operation directed at the portion of the non-volatile memory and a mismatch between the stored boot version number and a current boot version number. Other embodiments are also disclosed and claimed.

公开(公告)号：EP3230873A4

公开(公告)日：2018-07-18

申请号：EP15868489

申请日：2015-11-09

Applicant: INTEL CORP

Inventor： KUMAR SANJAY ,  SANKARAN RAJESH M ,  DULLOOR SUBRAMANYA R ,  SUBBAREDDY DHEERAJ R ,  ANDERSON ANDREW V

IPC: G06F12/02 ,  G06F3/06 ,  G06F12/06

CPC classification number: G06F12/0842 ,  G06F12/0238 ,  G06F12/06 ,  G06F12/0897 ,  G06F12/1009 ,  G06F2212/225 ,  G06F2212/601 ,  G06F2212/7201

Abstract: Computer-readable storage media, computing apparatuses and methods associated with persistent memory are discussed herein. In embodiments, a computing apparatus may include one or more processors, along with a plurality of persistent storage modules that may be coupled with the one or more processors. The computing apparatus may further include system software, to be operated by the one or more processors, to receive volatile memory allocation requests and persistent storage allocation requests from one or more applications that may be executed by the one or more processors. The system software may then dynamically allocate memory pages of the persistent storage modules as: volatile type memory pages, in response to the volatile memory allocation requests, and persistent type memory pages, in response to the persistent storage allocation requests. Other embodiments may be described and/or claimed.

公开(公告)号：EP3198403A4

公开(公告)日：2018-05-30

申请号：EP15845271

申请日：2015-08-31

Applicant: INTEL CORP

Inventor： WANG CHENG ,  WU YOUFENG ,  SANKARAN RAJESH M

IPC: G06F9/30 ,  G06F12/08

CPC classification number: G06F9/30145 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/3834 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/466 ,  G06F12/0804 ,  G06F12/0815 ,  G06F12/0875 ,  G06F2212/452

Abstract: A processor of an aspect includes a decode unit to decode a persistent store fence instruction. The processor also includes a memory subsystem module coupled with the decode unit. The memory subsystem module, in response to the persistent store fence instruction, is to ensure that a given data corresponding to the persistent store fence instruction is stored persistently in a persistent storage before data of all subsequent store instructions is stored persistently in the persistent storage. The subsequent store instructions occur after the persistent store fence instruction in original program order. Other processors, methods, systems, and articles of manufacture are also disclosed.

公开(公告)号：DE112020001833T5

公开(公告)日：2022-01-27

申请号：DE112020001833

申请日：2020-03-20

Applicant: INTEL CORP

Inventor： MAROLIA PRATIK M ,  SANKARAN RAJESH M ,  RAJ ASHOK ,  JANI NRUPAL ,  SARANGAM PARTHASARATHY ,  SHARP ROBERT O

IPC: G06F13/28 ,  H04L45/60 ,  G06F12/1081 ,  G06F13/20 ,  H04L45/745

Abstract: Eine Netzwerkschnittstellensteuerung kann programmiert sein, um empfangene Schreibdaten entweder über eine Host-zu-Vorrichtung-Fabric oder eine Beschleuniger-Fabric zu einem Speicherpuffer zu leiten. Für empfangene Pakete, die in einen Speicherpuffer geschrieben werden sollen, der mit einer Beschleunigervorrichtung assoziiert ist, kann die Netzwerkschnittstellensteuerung eine Adressübersetzung einer Zielspeicheradresse des empfangenen Pakets bestimmen und bestimmen, ob ein sekundärer Kopf verwendet werden soll. Wenn eine übersetzte Adresse verfügbar ist und ein sekundärer Kopf verwendet werden soll, wird eine Direktspeicherzugriffs-Engine verwendet, um einen Teil des empfangenen Pakets über die Beschleuniger-Fabric in einen Zielspeicherpuffer zu kopieren, der mit der Adressübersetzung assoziiert ist. Dementsprechend kann das Kopieren eines Teils des empfangenen Pakets durch die Host-zu-Vorrichtung-Fabric und in einen Zielspeicher vermieden und die Nutzung der Host-zu-Vorrichtung-Fabric für beschleunigergebundenen Verkehr reduziert werden.

公开(公告)号：DE112016007566T5

公开(公告)日：2019-09-26

申请号：DE112016007566

申请日：2016-12-31

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  NEIGER GILBERT ,  RANGANATHAN NARAYAN ,  VAN DOREN STEPHEN R ,  NUZMAN JOSEPH ,  MCDONNELL NIALL D ,  O´HANLON MICHAEL A ,  MOSUR LOKPRAVEEN B ,  DRYSDALE TRACY GARRETT ,  NURVITADHI ERIKO ,  MISHRA ASIT K ,  VENKATESH GANESH ,  MARR DEBORAH T ,  CARTER NICHOLAS P ,  PEARCE JONATHAN D ,  GROCHOWSKI EDWARD T ,  GRECO RICHARD J ,  VALENTINE ROBERT ,  CORBAL JESUS ,  FLETCHER THOMAS D ,  BRADFORD DENNIS R ,  MANLEY DWIGHT P ,  CHARNEY MARK J ,  COOK JEFFREY J ,  CAPRIOLI PAUL ,  YAMADA KOICHI ,  GLOSSOP KENT D ,  SHEFFIELD DAVID B

IPC: G06F9/48 ,  G06F9/38

Abstract: Es sind Ausführungsformen von Systemen, Verfahren und Vorrichtungen für heterogene Berechnung beschrieben. In manchen Ausführungsformen versendet ein Hardware-heterogener Planer Anweisungen zur Ausführung auf einem oder mehreren einer Vielzahl von heterogenen Verarbeitungselementen, wobei die Anweisungen einem Codefragment entsprechen, das durch das eine oder die mehreren der Vielzahl von heterogenen Verarbeitungselementen zu verarbeiten ist, wobei die Anweisungen native Anweisungen an zumindest einer des einen oder der mehreren der Vielzahl von heterogenen Verarbeitungselementen sind.

公开(公告)号：DE102018005453A1

公开(公告)日：2019-02-07

申请号：DE102018005453

申请日：2018-07-09

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH M ,  AGARWAL ISHWAR ,  VAN DOREN STEPHAN R

IPC: G06F12/12

Abstract: Es werden Methoden und Vorrichtungen beschrieben, um Cache-Kohärenz für verschiedene Typen von Cache-Speichern zu verwalten. In einer Ausführung kann eine Vorrichtung mindestens einen Prozessor, mindestens einen Cache-Speicher und eine mindestens teilweise in Hardware enthaltene Logik beinhalten, wobei die Logik eine Speicheroperationsanforderung, die dem mindestens einen Cache-Speicher zugeordnet ist, empfangen soll, einen Cache-Status der Speicheroperationsanforderung bestimmen soll, wobei der Cache-Status entweder einen Status eines riesigen Caches oder einen Status eines kleinen Caches anzeigt, die Speicheroperationsanforderung über einen Kohärenzprozess des kleinen Caches als Reaktion darauf, dass der Cache-Status ein Status des kleinen Caches ist, ausführen soll und die Speicheroperationsanforderung über einen Kohärenzprozess des riesigen Caches als Reaktion darauf, dass der Cache-Status ein Status des kleinen Caches ist, ausführen soll. Andere Ausführungsformen werden beschrieben und beansprucht.

公开(公告)号：DE102018005039A1

公开(公告)日：2018-12-27

申请号：DE102018005039

申请日：2018-06-25

Applicant: INTEL CORP

Inventor： HERDRICH ANDREW J ,  VERPLANKE EDWIN ,  DOREN STEPHEN R VAN ,  IYER RAVISHANKAR ,  WEHAGE ERIC R ,  VAKHARWALA RUPIN H ,  SANKARAN RAJESH M ,  CHAMBERLAIN JEFFREY D ,  MANDELBLAT JULIUS ,  LIU YEN-CHENG ,  PALERMO STEPHEN T ,  TAI TSUNG-YUAN C

IPC: G06F9/50

Abstract: Ein Verfahren und eine Vorrichtung für Pro-Agent-Steuerung und -Dienstqualität gemeinsam genutzter Ressourcen in einer Chip-Mehrprozessor-Plattform werden hierin beschrieben. Eine Ausführungsform eines Systems beinhaltet Folgendes: mehrere Kern- und Nicht-Kern-Anforderer gemeinsam genutzter Ressourcen, wobei die gemeinsam genutzten Ressourcen durch einen oder mehrere Ressourcenanbieter bereitgestellt werden, wobei jeder der mehreren Kern- und Nicht-Kern-Anforderer mit einer Ressourcenüberwachungskennzeichnung und einer Ressourcensteuerungskennzeichnung assoziiert ist; eine Abbildungstabelle zum Speichern der Ressourcenüberwachungs- und -steuerungskennzeichnungen, die mit jedem Nicht-Kern-Anforderer assoziiert sind; und Kennzeichnungsschaltungen zum Empfangen einer Ressourcenanfrage, die von einem Nicht-Kern-Anforderer an einen Ressourcenanbieter gesendet wird, wobei die Kennzeichnungsschaltungen die Ressourcenanfrage als Reaktion darauf derart modifizieren, dass sie die Ressourcenüberwachungs- und Ressourcensteuerungskennzeichnungen, die mit dem Nicht-Kern-Anforderer assoziiert sind, in Übereinstimmung mit der Abbildungstabelle beinhaltet, und Senden der modifizierten Ressourcenanfrage an den Ressourcenanbieter.