公开(公告)号：SG10201906287SA

公开(公告)日：2019-08-27

申请号：SG10201906287S

申请日：2015-05-13

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  ALI AKIF

Abstract: ABS TRACT DATA DISTRIBUTION FABRIC IN SCALABLE GPUS In one embodiment, a hybrid fabric interconnects multiple graphics processor cores within a processor. The hybrid fabric interconnect includes multiple data channels, including programmable virtual data channels. The virtual data channels carry multiple traffic classes of packet-based messages. The virtual data channels and multiple traffic classes may be assigned one of multiple priorities. The virtual data channels may be arbitrated independently. The hybrid fabric is scalable and can support multiple topologies, including multiple stacked integrated circuit topologies. Fig. 40

公开(公告)号：ES3011182T3

公开(公告)日：2025-04-07

申请号：ES21178579

申请日：2018-03-23

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  RAY JOYDEEP ,  VEMBU BALAJI ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  JAHAGIRDAR SANJEEV ,  RANGANATHAN VASANTH

IPC: G06F9/52 ,  G06N3/044 ,  G06N3/045 ,  G06N3/063 ,  G06N3/084

Abstract: Se describe un mecanismo para facilitar la sincronización y las barreras para el aprendizaje automático en máquinas autónomas. Un método de las realizaciones, como se describe en este documento, incluye la detección de grupos de hilos relacionados con el aprendizaje automático asociados a uno o más dispositivos de procesamiento. El método puede incluir además la facilitación de la sincronización de barreras de los grupos de hilos en múltiples matrices, de modo que cada hilo de un grupo se programe en un conjunto de elementos de cómputo asociados a las múltiples matrices, donde cada matriz representa un dispositivo de procesamiento de uno o más dispositivos de procesamiento, incluyendo dicho dispositivo un procesador gráfico. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3938914T3

公开(公告)日：2025-03-31

申请号：PL20718903

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  COORAY NIRANJAN ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GARCIA GUADALUPE ,  K PATTABHIRAMAN ,  KIM SUNGYE ,  KUMAR SANJAY ,  MAROLIA PRATIK ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RANGANATHAN VASANTH ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN

IPC: G06F12/0804 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245

公开(公告)号：PL3901774T3

公开(公告)日：2025-03-10

申请号：PL21178579

申请日：2018-03-23

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  RAY JOYDEEP ,  VEMBU BALAJI ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  JAHAGIRDAR SANJEEV ,  RANGANATHAN VASANTH

IPC: G06F9/52 ,  G06N3/044 ,  G06N3/045 ,  G06N3/063 ,  G06N3/084

公开(公告)号：ES2995657T3

公开(公告)日：2025-02-10

申请号：ES22210195

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  SHPEISMAN TATIANA

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/044 ,  G06N3/045 ,  G06N3/063 ,  G06N3/08

Abstract: La presente divulgación proporciona un sistema de procesamiento de datos, un método, un medio legible por computadora y una unidad de procesamiento de gráficos, GPU, para acelerar las operaciones de aprendizaje automático, comprendiendo la GPU: un multiprocesador que incluye una arquitectura de instrucción única, subproceso múltiple, SIMT, el multiprocesador para ejecutar una instrucción única a través de múltiples subprocesos; y una primera unidad de cómputo incluida dentro del multiprocesador, la instrucción única para hacer que la primera unidad de cómputo realice al menos una operación de multiplicación y acumulación de matriz bidimensional, en donde realizar la operación de multiplicación y acumulación de matriz bidimensional incluye calcular un producto intermedio de operandos de 16 bits y calcular una suma de 32 bits basada en el producto intermedio; en donde para calcular una suma de 32 bits basada en el producto intermedio, la primera unidad de cómputo debe: realizar una multiplicación de punto flotante de dos o más operandos de 16 bits para generar el producto intermedio, calcular una suma intermedia basada en el producto intermedio; y convertir la suma intermedia en un resultado de 32 bits. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL4160387T3

公开(公告)日：2025-01-07

申请号：PL22210195

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  SHPEISMAN TATIANA

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/044 ,  G06N3/045 ,  G06N3/063 ,  G06N3/08

公开(公告)号：DK3964969T3

公开(公告)日：2024-09-23

申请号：DK21204670

申请日：2020-01-23

Applicant: INTEL CORP

Inventor： MATAM NAVEEN ,  CHENEY LANCE ,  FINLEY ERIC ,  GEORGE VARGHESE ,  JAHAGIRDAR SANJEEV ,  KOKER ALTUG ,  MASTRONARDE JOSH ,  RAJWANI IQBAL ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  TESHOME MELAKU ,  VEMULAPALLI VIKRANTH ,  XAVIER BINOJ

IPC: G06F13/40 ,  H01L25/065 ,  H01L25/11 ,  H01L25/18

公开(公告)号：ES2975790T3

公开(公告)日：2024-07-15

申请号：ES18167860

申请日：2018-04-17

Applicant: INTEL CORP

Inventor： SCHLUESSLER TRAVIS T ,  APPU ABHISHEK R ,  SHAH ANKUR N ,  RAY JOYDEEP ,  KOKER ALTUG ,  KWIATKOWSKI JACEK ,  WALD INGO ,  AMSTUTZ JEFFERSON ,  GUENTHER JOHANNES ,  LIKTOR GABOR ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F9/50

Abstract: Los sistemas, aparatos y métodos pueden proporcionar tecnología para procesar datos gráficos y modificar un entorno de ejecución en una plataforma informática paralela para un entorno gráfico. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3938894T3

公开(公告)日：2024-02-19

申请号：PL20718902

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： STRIRAMASSARMA LAKSHMINARAYANAN ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ASHBAUGH BEN ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GALOPPO VON BORRIES NICOLAS ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  MISTRY NILAY ,  OULD-AHMED-VALL ELMOUSTAPHA ,  PANNEER SELVAKUMAR ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  SHAH ANKUR ,  TANGRI SAURABH

IPC: G06F12/0862 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

公开(公告)号：ES2929978T3

公开(公告)日：2022-12-05

申请号：ES18160823

申请日：2018-03-08

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  RAY JOYDEEP ,  SINHA KAMAL ,  VEERNAPU KIRAN C ,  MAIYURAN SUBRAMANIAM ,  SURTI PRASOONKUMAR ,  LUEH GUEI-YUAN ,  PUFFER DAVID ,  PAL SUPRATIM ,  HOEKSTRA ERIC J ,  SCHLUESSLER TRAVIS T ,  HURD LINDA L

IPC: G06F9/30 ,  G06F1/32 ,  G06F9/38

Abstract: En un ejemplo, un aparato comprende una pluralidad de unidades de ejecución y un primer archivo de registro general (GRF) acoplado comunicativamente a la pluralidad de unidades de ejecución, donde el primer GRF es compartido por la pluralidad de unidades de ejecución. También se describen y reivindican otras realizaciones. (Traducción automática con Google Translate, sin valor legal)