公开(公告)号：ES2929978T3

公开(公告)日：2022-12-05

申请号：ES18160823

申请日：2018-03-08

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  RAY JOYDEEP ,  SINHA KAMAL ,  VEERNAPU KIRAN C ,  MAIYURAN SUBRAMANIAM ,  SURTI PRASOONKUMAR ,  LUEH GUEI-YUAN ,  PUFFER DAVID ,  PAL SUPRATIM ,  HOEKSTRA ERIC J ,  SCHLUESSLER TRAVIS T ,  HURD LINDA L

IPC: G06F9/30 ,  G06F1/32 ,  G06F9/38

Abstract: En un ejemplo, un aparato comprende una pluralidad de unidades de ejecución y un primer archivo de registro general (GRF) acoplado comunicativamente a la pluralidad de unidades de ejecución, donde el primer GRF es compartido por la pluralidad de unidades de ejecución. También se describen y reivindican otras realizaciones. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：DE102020131666A1

公开(公告)日：2021-11-11

申请号：DE102020131666

申请日：2020-11-30

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  BORKAR DURGESH ,  GARG ASHUTOSH ,  GEORGE VARGHESE ,  GURRAM CHANDRA ,  MARWAHA SHUBRA ,  PAL SUPRATIM ,  PARRA JORGE E ,  STARKEY DARIN

IPC: G06F9/38

Abstract: Hier wird eine Beschleunigervorrichtung beschrieben, umfassend: eine Host-Schnittstelle; eine Fabric-Zwischenverbindung, die mit der Host-Schnittstelle gekoppelt ist; und eine oder mehrere Hardware-Kacheln, die mit der Fabric-Zwischenverbindung gekoppelt sind, wobei die eine oder mehreren Hardware-Kacheln Multiplikationsbeschleunigungs-Hardware dünnbesetzter Matrizen aufweisen, die ein modulares systolisches Verarbeitungs-Array mit Rückkopplungseingaben aufweist.

公开(公告)号：BR112021016111A2

公开(公告)日：2021-11-09

申请号：BR112021016111

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： GARG ASHUTOSH ,  GURRAM CHANDRA ,  STARKEY DARIN ,  LUEH GUEI-YUAN ,  PARRA JORGE ,  MARWAHA SHUBRA ,  MAIYURAN SUBRAMANIAM ,  PAL SUPRATIM ,  GEORGE VARGHESE

IPC: G06F9/30

Abstract: dispositivo de computação, unidade de processamento paralelo, núcleo de unidade de processamento gráfico de propósito geral e multiprocessador gráfico. trata-se de processadores gráficos e unidades de processamento gráfico que têm instruções de acumulação de produto escalar para um formato de ponto flutuante híbrido. em uma modalidade, um multiprocessador gráfico compreende uma unidade de instrução para despachar instruções e um recurso de processamento acoplado à unidade de instrução. o recurso de processamento é configurado para receber uma instrução de acumulação de produto escalar da unidade de instrução e para processar a instrução de acumulação de produto escalar usando um formato de número bfloat16.

公开(公告)号：DE112020000902T5

公开(公告)日：2021-11-04

申请号：DE112020000902

申请日：2020-02-12

Applicant: INTEL CORP

Inventor： VEMULAPALLI VIKRANTH ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  MACPHERSON MIKE ,  ANANTARAMAN ARAVINDH ,  ASHBAUGH BEN ,  RAMADOSS MURALI ,  SADLER WILLIAM B ,  PEARCE JONATHAN ,  JANUS SCOTT ,  INSKO BRENT ,  RANGANATHAN VASANTH ,  SINHA KAMAL ,  HUNTER ARTHUR ,  SURTI PRASOONKUMAR ,  GALOPPO VON BORRIES NICOLAS ,  RAY JOYDEEP ,  APPU ABHISHEK R ,  OULD-AHMED-VALL ELMOUSTAPHA ,  KOKER ALTUG ,  KIM SUNGYE ,  MAIYURAN SUBRAMANIAM ,  ANDREI VALENTIN

IPC: G06F12/0862

Abstract: Ausführungsbeispiele sind im Allgemeinen auf das Vorabrufen von Daten für die Grafikdatenverarbeitung gerichtet. Eine Ausführungsform einer Vorrichtung umfasst einen oder mehrere Prozessoren, einschließlich einer oder mehrerer Grafikverarbeitungseinheiten (GPUs); und mehrere Caches zum Bereitstellen von Speicher für die eine oder mehreren GPUs, wobei die mehreren Caches mindestens einen L1-Cache und einen L3-Cache umfassen, wobei die Vorrichtung zum Bereitstellen eines intelligenten Vorabrufens von Daten durch einen Vorabrufer einer ersten GPU des einen oder mehr GPUs, einschließlich der Messung einer Trefferrate für den L1-Cache; beim Bestimmen, dass die Trefferrate für den L1-Cache gleich oder größer als ein Schwellenwert ist, Begrenzen eines Vorabrufens von Daten auf den Speicher im L3-Cache und beim Bestimmen, dass die Trefferrate für den L1-Cache kleiner als ein Schwellenwert ist, Ermöglichen des Vorabrufens von Daten in den L1-Cache.

公开(公告)号：AU2020241262A1

公开(公告)日：2021-11-04

申请号：AU2020241262

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ARTHUR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：SG11202107290QA

公开(公告)日：2021-09-29

申请号：SG11202107290Q

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：DE102020130865A1

公开(公告)日：2021-06-24

申请号：DE102020130865

申请日：2020-11-23

Applicant: INTEL CORP

Inventor： PAL SUPRATIM ,  AVANCHA SASIKANTH ,  BHATI ISHWAR ,  CHEN WEI-YU ,  DAS DIPANKAR ,  GARG ASHUTOSH ,  GURRAM CHANDRA S ,  GU JUNJIE ,  LUEH GUEI-YUAN ,  MAIYURAN SUBRAMANIAM ,  PARRA JORGE E ,  SRINIVASAN SUDARSHAN ,  GEORGE VARGHESE

IPC: G06F9/30

Abstract: Hier beschriebene Ausführungsformen stellen eine Anweisung und verknüpfte Logik bereit, um Vektor-Multiplikation-Addition-Anweisungen mit automatischer Null-Auslassung (Zero-Skipping) für dünn besetzte Eingaben zu ermöglichen. Eine Ausführungsform sieht einen Universal-Grafikprozessor vor, der Logik zum Durchführen von Operationen umfasst, umfassend das Abrufen einer Hardware-Makroanweisung mit einer Prädikatmaske, einer Wiederholungszählung und einem Satz von Anfangsoperanden, wobei die Anfangsoperanden einen Zieloperanden und mehrere Quelloperanden beinhalten. Die Hardware-Makroanweisung ist dafür ausgelegt, eine oder mehrere Multiplizier-/Addieroperationen an Eingabedaten durchzuführen, die mit einem Satz von Matrizen verknüpft sind.

公开(公告)号：DE102020130081A1

公开(公告)日：2021-05-20

申请号：DE102020130081

申请日：2020-11-13

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  XU LIDONG ,  APPU ABHISHEK R ,  HOLLAND JAMES M ,  RANGANATHAN VASANTH ,  KABURLASOS NIKOS ,  KOKER ALTUG

IPC: G06F9/38 ,  G06T1/20

Abstract: Es werden erweiterte Prozessorfunktionen für Berechnungen beschrieben. Ein Beispiel für eine Vorrichtung umfasst einen oder mehrere Prozessoren mit einer oder mehreren Verarbeitungsressourcen und einen Speicher zum Speichern von Daten, wobei die Daten Daten für Rechenoperationen umfassen. Eine Verarbeitungsressource der einen oder der mehreren Verarbeitungsressourcen umfasst eine konfigurierbare Pipeline für Berechnungsoperationen, und wobei die konfigurierbare Pipeline verwendet werden kann, um sowohl eine normale Anweisung für eine Berechnung mit einer bestimmten Präzision als auch eine systolische Anweisung für eine Berechnung mit einer bestimmten Präzision durchzuführen.

公开(公告)号：DE102020129756A1

公开(公告)日：2021-05-20

申请号：DE102020129756

申请日：2020-11-11

Applicant: INTEL CORP

Inventor： RHISHEEKESAN ABHISHEK ,  PAL SUPRATIM ,  LAKSHMINARAYANA SHASHANK ,  MAIYURAN SUBRAMANIAM

IPC: G06F9/38

Abstract: Hier beschriebene Ausführungsformen sind im Allgemeinen auf einen verbesserten Vektornormalisierungsbefehl gerichtet. Eine Ausführungsform eines Verfahrens weist in Antwort auf Empfang durch eine GPU eines einzelnen Befehls, der eine Vektornormalisierungsoperation spezifiziert, die an V Vektoren durchzuführen ist, auf: (i) Erzeugen V quadratischer Längenwerte, mit jeweils N, durch eine erste Verarbeitungseinheit, indem, für jeweils N Sätze von Eingängen, die jeweils mehrere Komponentenvektoren für N der Vektoren darstellen, N parallele Skalarproduktoperationen an den N Sätzen von Eingängen durchgeführt werden. Erzeugen von V Sätzen von Ausgängen, die mehrere normalisierte Komponentenvektoren der V Vektoren darstellen, mit jeweils N, durch eine zweite Verarbeitungseinheit, indem, für jeweils N quadratische Längenwerte der V quadratischen Längenwerte, N parallele Operationen an den N quadratischen Längenwerten durchgeführt werden, wobei jede der N parallelen Operationen eine Kombination einer reziproken Quadratwurzelfunktion und einer Vektorskalierungsfunktion implementiert.

公开(公告)号：DE102020113789A1

公开(公告)日：2020-12-24

申请号：DE102020113789

申请日：2020-05-22

Applicant: INTEL CORP

Inventor： SHARMA SAURABH ,  APODACA MICHAEL ,  NAVALE ADITYA ,  SCHLUESSLER TRAVIS ,  CHIVUKULA VAMSEE VARDHAN ,  VENKATESH ABHISHEK ,  MAIYURAN SUBRAMANIAM

IPC: G06F9/38

Abstract: Eine Vorrichtung, um die asynchrone Ausführung in einer Verarbeitungseinheit zu fördern. Die Vorrichtung enthält einen oder mehrere Prozessoren, um unabhängige Aufgabendurchläufe zu detektieren, die in einer Pipeline der Verarbeitungseinheit außerhalb der Reihenfolge ausgeführt werden können, um einen ersten Satz von Verarbeitungsaufgaben zu planen, die in einem ersten Satz von Verarbeitungselementen in der Verarbeitungseinheit auszuführen sind, und um einen zweiten Satz von Aufgaben zu planen, die in einem zweiten Satz von Verarbeitungselementen auszuführen sind, wobei die Ausführung des ersten Satzes von Aufgaben in dem ersten Satz von Verarbeitungselementen gleichzeitig und parallel zur Ausführung des zweiten Satzes von Aufgaben in dem zweiten Satz von Verarbeitungselementen ausgeführt werden soll.