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公开(公告)号：ES2906398T3
公开(公告)日：2022-04-18
申请号：ES19166050
申请日：2018-03-14
Applicant: INTEL CORP
Inventor： OULD-AHMED-VALL ELMOUSTAPHA , LAKSHMANAN BARATH , SHPEISMAN TATIANA , RAY JOYDEEP , TANG PING T , STRICKLAND MICHAEL , CHEN XIAOMING , YAO ANBANG , ASHBAUGH BEN J , HURD LINDA L , MA LIWEI
Abstract: Una unidad de procesamiento de gráficos de propósito general (214), que incluye: un multiprocesador de transmisión continua (234, 1400) que tiene una arquitectura de tipo "una sola instrucción, múltiples subprocesos", SIMT, que incluye múltiples subprocesos de hardware, donde el multiprocesador de transmisión continua (234, 1400) comprende: múltiples conjuntos de unidades de cálculo (1411-1418), presentando cada unidad de cálculo (1411-1418) una unidad lógica de coma flotante (1411B - 1418B) configurada para realizar operaciones de coma flotante y una unidad lógica de números enteros (1411A - 1418A) configurada para realizar operaciones de números enteros; y una memoria (270, 272) acoplada a los múltiples conjuntos de unidades de cálculo, caracterizada por que en una unidad de cálculo, la unidad lógica de números enteros está habilitada para ejecutar un subproceso de una primera instrucción, mientras que la unidad lógica de coma flotante está habilitada para ejecutar un subproceso de una segunda instrucción, siendo la segunda instrucción diferente de la primera instrucción y ejecutándose el subproceso de la primera instrucción simultáneamente con el subproceso de la segunda instrucción.
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公开(公告)号：ES2905758T3
公开(公告)日：2022-04-12
申请号：ES18158485
申请日：2018-02-23
Applicant: INTEL CORP
Inventor： KOKER ALTUG , APPU ABHISHEK R , VEERNAPU KIRAN C , RAY JOYDEEP , VEMBU BALAJI , SURTI PRASOONKUMAR , SINHA KAMAL , HOEKSTRA ERIC J , FU WENYIN , KABURLASOS NIKOS , BOROLE BHUSHAN M , SCHLUESSLER TRAVIS T , SHAH ANKUR N , KENNEDY JONATHAN
Abstract: Un método que comprende: la recogida (610) de información de usuario para un usuario de un dispositivo de procesamiento de datos, incluyendo la recogida de estadísticas basadas en máquinas asociadas con el usuario e información personal asociada con el usuario, incluyendo la recogida de una o más métricas de rendimiento para varias etapas de una canalización de procesamiento de gráficos de un procesador gráfico del dispositivo de procesamiento de datos, en donde, dependiendo de las características de la carga de trabajo, algunas partes de la canalización de procesamiento de gráficos son más activas que otras partes; la generación (615) de un perfil de usuario para el usuario del dispositivo de procesamiento de datos a partir de la información del usuario; la categorización (620) del usuario en una de entre una pluralidad de categorías de consumo de energía en base al perfil del usuario; la determinación (625) de un perfil de energía del procesador gráfico en el dispositivo de procesamiento de datos utilizando el perfil de usuario y la categorización del usuario en combinación con la retroalimentación de un algoritmo de aprendizaje automático, incluyendo el ajuste individual de la frecuencia de las etapas de la canalización de procesamiento de gráficos del procesador gráfico basado, al menos en parte, en el perfil de usuario y en una o más métricas de rendimiento recogidas.
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公开(公告)号：DE102021122245A1
公开(公告)日：2022-03-10
申请号：DE102021122245
申请日：2021-08-27
Applicant: INTEL CORP
Inventor： CHAND NALLURI HEMA , SHAH ANKUR , RAY JOYDEEP , NAVALE ADITYA , KOKER ALTUG , RAMADOSS MURALI , COORAY NIRANJAN L , BOLES JEFFERY S , ANANTARAMAN ARAVINDH V , PUFFER DAVID , VALERIO JAMES , RANGANATHAN VASANTH
Abstract: Offenbart wird eine Einrichtung zum Erleichtern von Speicherbarrieren. Die Einrichtung umfasst eine Zwischenverbindung, einen Vorrichtungsspeicher, eine Vielzahl von Verarbeitungsressourcen, die mit dem Vorrichtungsspeicher gekoppelt sind, um eine Vielzahl von Ausführungs-Threads als Speicherdatenerzeuger und Speicherdatenverbraucher an einen Vorrichtungsspeicher und einen Systemspeicher auszuführen, und Fence-Hardware zum Generieren von Fence-Operationen zum Durchsetzen einer Datenordnung bei Speicheroperationen, die an den Vorrichtungsspeicher und einen Systemspeicher ausgegeben werden, der über die Zwischenverbindung gekoppelt ist.
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公开(公告)号：PL3382504T3
公开(公告)日：2022-02-21
申请号：PL18158485
申请日：2018-02-23
Applicant: INTEL CORP
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15.发明专利
公开(公告)号：BR112021016138A2
公开(公告)日：2022-01-04
申请号：BR112021016138
申请日：2020-03-14
Applicant: INTEL CORP
Inventor： APPU ABHISHEK , GARG ASHUTOSH , FU FANGWEN , CHEN JIASHENG , RAY JOYDEEP , MACPHERSON MIKE , MAIYURAN SUBRAMANIAM , GEORGE VARGHESE , RANGANATHAN VASANTH
Abstract: aparelho, método, processador gráfico de propósito geral e sistema de processamento de dados.trata-se de lógica de software, firmware e hardware que fornece técnicas para realizar aritmética em dados esparsos por meio de uma unidade de processamento sistólica. uma modalidade fornece esparsidade com reconhecimento de dados por meio de fluxos de bits compactados. uma modalidade fornece instruções de produto escalar esparsas em bloco. uma modalidade fornece um adaptador em profundidade para um arranjo sistólico.
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Patent Agency Ranking
公开(公告)号：DE112020001249T5
公开(公告)日：2021-12-23
申请号：DE112020001249
申请日：2020-03-14
Applicant: INTEL CORP
Inventor： RAY JOYDEEP , JANUS SCOTT , GEORGE VARGHESE , MAIYURAN SUBRAMANIAM , KOKER ALTUG , APPU ABHISHEK , SURTI PRASOONKUMAR , RANGANATHAN VASANTH , ANDREI VALENTIN , GARG ASHUTOSH , HAREL YOAV , HUNTER JR ARTHUR , KIM SUNGYE , MACPHERSON MIKE , OULD-AHMED-VALL ELMOUSTAPHA , SADLER WILLIAM , STRIRAMASSARMA LAKSHMINARAYANAN , VEMULAPALLI VIKRANTH
IPC: G06F9/30
Abstract: Hierin beschriebene Ausführungsformen beinhalten Software, Firmware und Hardwarelogik, die Techniken zum Ausführen von Arithmetik an dünnbesetzten Daten über eine systolische Verarbeitungseinheit bereitstellt. Die hierin beschriebene Ausführungsform stellt Techniken bereit, um Rechenoperationen für mit Nullen gefüllte Matrizen und Submatrizen zu überspringen. Ausführungsformen stellen zusätzlich Techniken bereit, um Datenkomprimierung bis hin zu einer Verarbeitungseinheit aufrechtzuerhalten. Ausführungsformen stellen zusätzlich eine Architektur für eine dünnbesetzte bewusste Logikeinheit bereit.
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公开(公告)号：DE102020106002A1
公开(公告)日：2020-10-01
申请号：DE102020106002
申请日：2020-03-05
Applicant: INTEL CORP
Inventor： VALERIO JAMES , RANGANATHAN VASANTH , RAY JOYDEEP , KULKARNI RAHUL A , APPU ABHISHEK R , BOLES JEFFERY S , NALLURI HEMA C
IPC: G06F9/50
Abstract: Es werden hier Beispiele beschrieben, die verwendet werden können, um Befehle aus mehreren Quellen zur Ausführung durch ein oder mehrere Segmente einer Verarbeitungsvorrichtung zuzuweisen. Beispielsweise kann eine Verarbeitungsvorrichtung in mehrere Abschnitte segmentiert sein, und jeder Abschnitt ist zugewiesen, um Befehle aus einer speziellen Quelle zu verarbeiten. In dem Fall, in dem eine einzige Quelle Befehle bereitstellt, kann die gesamte Verarbeitungsvorrichtung (alle Segmente) zugewiesen sein, um Befehle aus der einzigen Quelle zu verarbeiten. Wenn eine zweite Quelle Befehle bereitstellt, können einige Segmente zugewiesen sein, um Befehle aus der ersten Quelle zu verarbeiten, und andere Segmente können zugewiesen sein, um Befehle aus der zweiten Quelle zu verarbeiten. Dementsprechend können Befehle aus mehreren Anwendungen durch eine Verarbeitungseinheit zur gleichen Zeit ausgeführt werden.
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18.发明专利
公开(公告)号：PL3396591T3
公开(公告)日：2024-11-25
申请号：PL18163805
申请日：2018-03-23
Applicant: INTEL CORP
Inventor： DAS BARNAN , VARERKAR MAYURESH M , BISWAL NARAYAN , BARAN STANLEY J , CILINGIR GOKCEN , SHAH NILESH V , SHARMA ARCHIE , ABDELHAK SHERINE , KOTHA PRANEETHA , PANDIT NEELAY , WEAST JOHN C , MACPHERSON MIKE B , KIM DUKHWAN , HURD LINDA L , APPU ABHISHEK R , KOKER ALTUG , RAY JOYDEEP
IPC: G06V40/10
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公开(公告)号：ES2929797T3
公开(公告)日：2022-12-01
申请号：ES19214829
申请日：2018-03-26
Applicant: INTEL CORP
Inventor： KAUL HIMANSHU , ANDERS MARK A , MATHEW SANU K , YAO ANBANG , RAY JOYDEEP , TANG PING T , STRICKLAND MICHAEL S , CHEN XIAOMING , SHPEISMAN TATIANA , APPU ABHISHEK R , KOKER ALTUG , SINHA KAMAL , VEMBU BALAJI , NURVITADHI ERIKO , BARIK RAJKISHORE , LIN TSUNG-HAN , RANGANATHAN VASANTH , JAHAGIRDAR SANJEEV , GALOPPO VON BORRIES NICOLAS
Abstract: Una realización proporciona un acelerador de hardware de aprendizaje automático que comprende una unidad de cómputo que tiene un sumador y un multiplicador que se comparten entre la ruta de datos enteros y una ruta de datos de punto flotante, los bits superiores de los operandos de entrada al multiplicador se activan durante el punto flotante. operación. (Traducción automática con Google Translate, sin valor legal)
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公开(公告)号：ES2929749T3
公开(公告)日：2022-12-01
申请号：ES18165269
申请日：2018-03-29
Applicant: INTEL CORP
Inventor： RAY JOYDEEP , APPU ABHISHEK R , BARAN STANLEY J , LEE SANG-HEE , MOHAMMED ATTHAR H , OH JONG DAE , CHAN HIU-FAI R , ZHANG XIMIN
IPC: H04N19/176 , H04N19/124
Abstract: Una realización puede incluir un procesador de visualización, una memoria para almacenar un cuadro 2D correspondiente a una proyección de un video 360 y un selector de calidad para seleccionar un factor de calidad para un bloque del cuadro 2D en función de la información de calidad de los bloques vecinos del cuadro 2D. , incluidos los bloques que son vecinos solo en el espacio de video 360. El sistema también puede incluir un ajustador de rango para ajustar un rango de búsqueda para el marco 2D basado en un área de búsqueda del marco 2D, un administrador de ventana gráfica para determinar si una solicitud de una ventana gráfica del marco 2D se extiende más allá del primer borde de la ventana 2D. marco y para llenar la ventana de visualización solicitada con información de imagen envolvente, y/o un estimador de movimiento para estimar la información de movimiento en función de la información de color y la información de profundidad. Se describen y reivindican otras realizaciones. (Traducción automática con Google Translate, sin valor legal)
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