公开(公告)号：ES2993373T3

公开(公告)日：2024-12-27

申请号：ES21204670

申请日：2020-01-23

Applicant: INTEL CORP

Inventor： MATAM NAVEEN ,  CHENEY LANCE ,  FINLEY ERIC ,  GEORGE VARGHESE ,  JAHAGIRDAR SANJEEV ,  KOKER ALTUG ,  MASTRONARDE JOSH ,  RAJWANI IQBAL ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  TESHOME MELAKU ,  VEMULAPALLI VIKRANTH ,  XAVIER BINOJ

IPC: G06F13/40 ,  H01L25/065 ,  H01L25/11 ,  H01L25/18

Abstract: La presente divulgación proporciona un aparato que comprende un conjunto de paquetes que comprende una pluralidad de chiplets y una pluralidad de estructuras de interconexión. La pluralidad de chiplets incluye un primer chiplet que comprende un primer chiplet base acoplado a una interconexión de puente y una estructura de interconexión. El primer chiplet base incluye una estructura de interconexión y una primera pluralidad de bancos de caché de nivel 3 para almacenar en caché datos leídos desde y transmitidos a una memoria, un segundo chiplet que comprende un segundo chiplet base, el segundo chiplet acoplado al primer chiplet sobre la interconexión de puente; y un tercer chiplet que incluye una segunda pluralidad de bancos de caché de nivel 3, el tercer chiplet apilado sobre el primer chiplet base en una disposición 3D y acoplado al primer chiplet base sobre la estructura de interconexión. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3396591T3

公开(公告)日：2024-11-25

申请号：PL18163805

申请日：2018-03-23

Applicant: INTEL CORP

Inventor： DAS BARNAN ,  VARERKAR MAYURESH M ,  BISWAL NARAYAN ,  BARAN STANLEY J ,  CILINGIR GOKCEN ,  SHAH NILESH V ,  SHARMA ARCHIE ,  ABDELHAK SHERINE ,  KOTHA PRANEETHA ,  PANDIT NEELAY ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  APPU ABHISHEK R ,  KOKER ALTUG ,  RAY JOYDEEP

IPC: G06V40/10

公开(公告)号：ES2929797T3

公开(公告)日：2022-12-01

申请号：ES19214829

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: Una realización proporciona un acelerador de hardware de aprendizaje automático que comprende una unidad de cómputo que tiene un sumador y un multiplicador que se comparten entre la ruta de datos enteros y una ruta de datos de punto flotante, los bits superiores de los operandos de entrada al multiplicador se activan durante el punto flotante. operación. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：ES2926704T3

公开(公告)日：2022-10-27

申请号：ES18164092

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  YAO ANBANG ,  NEALIS KEVIN ,  CHEN XIAOMING ,  KOKER ALTUG ,  APPU ABHISHEK R ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  ASHBAUGH BEN J ,  LAKSHMANAN BARATH ,  MA LIWEI ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S

IPC: G06N3/04 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00

Abstract: Una realización proporciona una unidad de procesamiento de gráficos de propósito general que comprende una unidad de punto flotante de precisión dinámica que incluye una unidad de control que tiene lógica de hardware de seguimiento de precisión para rastrear un número disponible de bits de precisión para datos computados en relación con una precisión objetivo, en donde la precisión dinámica la unidad de punto flotante incluye lógica computacional para generar datos con múltiples precisiones. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：ES2924825T3

公开(公告)日：2022-10-11

申请号：ES18159601

申请日：2018-03-01

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  WALD INGO ,  PUFFER DAVID ,  MAIYURAN SUBRAMANIAM M ,  SURTI PRASOONKUMAR ,  VEMBU BALAJI ,  LUEH GUEI-YUAN ,  RAMADOSS MURALI ,  APPU ABHISHEK R ,  RAY JOYDEEP

IPC: G06T1/20 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48

Abstract: Una realización proporciona un procesador paralelo que comprende una matriz de procesamiento dentro del procesador paralelo, la matriz de procesamiento incluye múltiples bloques de cómputo, cada bloque de cómputo incluye múltiples grupos de procesamiento configurados para operación en paralelo, en donde cada uno de los múltiples bloques de cómputo es reemplazable de forma independiente. En una realización, se puede generar una sugerencia de prioridad para el código fuente durante la compilación para permitir que una unidad de cálculo determine un punto eficiente para la prioridad. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3401874T3

公开(公告)日：2022-09-05

申请号：PL18159601

申请日：2018-03-01

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  WALD INGO ,  PUFFER DAVID ,  MAIYURAN SUBRAMANIAM M ,  SURTI PRASOONKUMAR ,  VEMBU BALAJI ,  LUEH GUEI-YUAN ,  RAMADOSS MURALI ,  APPU ABHISHEK R ,  RAY JOYDEEP

IPC: G06T1/20 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48

公开(公告)号：DE102020129969A1

公开(公告)日：2021-05-20

申请号：DE102020129969

申请日：2020-11-13

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  BILAGI DURGAPRASAD ,  RAY JOYDEEP ,  JANUS SCOTT ,  JAHAGIRDAR SANJEEV ,  INSKO BRENT ,  XU LIDONG ,  APPU ABHISHEK R ,  HOLLAND JAMES ,  RANGANATHAN VASANTH ,  KABURLASOS NIKOS ,  KOKER ALTUG ,  TIAN XINMIN ,  LUEH GUEI-YUAN ,  WANG CHANGLIANG

IPC: G06T1/20 ,  G06F9/38 ,  G06T1/40

Abstract: Die hier beschriebenen Ausführungsformen sind im Allgemeinen auf Verbesserungen bezüglich der Leistungs-, Latenzzeit-, Bandbreiten- und/oder Leistungsfähigkeitsprobleme bezüglich der GPU-Verarbeitung/des Cachings gerichtet. Gemäß einer Ausführungsform enthält ein System ein geistiges Eigentum (IP) eines Produzenten (z. B. ein Medien-IP), einen Rechenkern (z. B. eine GPU oder einen KI-spezifischen Kern der GPU), einen Streaming-Puffer, der logisch zwischen dem Produzenten-IP und dem Rechenkern angeordnet ist. Das Produzenten-IP ist betreibbar, Daten aus dem Speicher zu verbrauchen und die Ergebnisse an den Streaming-Puffer auszugeben. Der Rechenkern ist betreibbar, eine KI-Folgerungsverarbeitung basierend auf den Daten aus dem Streaming-Puffer auszuführen und die Ergebnisse der KI-Folgerungsverarbeitung an den Speicher auszugeben.

公开(公告)号：DE102020107080A1

公开(公告)日：2020-09-17

申请号：DE102020107080

申请日：2020-03-16

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  GEORGE VARGHESE ,  KOKER ALTUG ,  ANANTARAMAN ARAVINDH ,  KIM SUNGYE ,  ANDREI VALENTIN ,  RAY JOYDEEP

IPC: G06T1/20 ,  G06F9/30

Abstract: Beschleunigte Synchronisationsoperationen unter Verwendung einer feinkörnigen Abhängigkeitsprüfung werden offenbart. Ein Grafikmultiprozessor umfasst mehrere Ausführungseinheiten und eine Synchronisationsschaltungsanordnung, die dazu ausgelegt ist, die Verfügbarkeit mindestens einer Ausführungseinheit zu bestimmen. Die Synchronisationsschaltungsanordnung ist dann, wenn mindestens eine Ausführungseinheit verfügbar ist, zum Durchführen einer feinkörnigen Abhängigkeitsprüfung der Verfügbarkeit abhängiger Daten oder Operanden im gemeinsam genutzten lokalen Speicher oder Cache ausgelegt.

公开(公告)号：DE112018004431T5

公开(公告)日：2020-05-20

申请号：DE112018004431

申请日：2018-09-27

Applicant: INTEL CORP

Inventor： JAHAGIRDAR SANJEEV ,  KOKER ALTUG ,  HAREL YOAV ,  BRAND KENNETH ,  GURRAM CHANDRA ,  FINLEY ERIC ,  BOROLE BHUSHAN ,  NAVA RODRIGUEZ CARLOS

IPC: G06F9/50

Abstract: Verfahren und Apparate bezüglich Techniken für Ressourcenlastausgleich basierend auf Verwendung und/oder Leistungsgrenzen sind beschrieben. In einer Ausführungsform löst eine Ressourcenlastausgleichslogik den Betrieb einer ersten Ressource eines Prozessors bei einer ersten Frequenz aus und eine zweite Ressource des Prozessors bei einer zweiten Frequenz aus. Der Speicher speichert mehrere Frequenzwerte. Die Ressourcenlastausgleichslogik wählt auch die erste Frequenz und die zweite Frequenz basierend auf den gespeicherten mehreren Frequenzwerten. Der Betrieb der ersten Ressource bei der ersten Frequenz und der zweiten Ressource bei der zweiten Frequenz wiederum veranlasst den Prozessor, unter einem Leistungsbudget zu laufen. Die Ressourcenlastausgleichslogik löst eine Änderung der ersten Frequenz und der zweiten Frequenz in Reaktion auf eine Feststellung aus, dass sich der Betrieb des Prozessors von dem Leistungsbudget unterscheidet. Andere Ausführungsformen werden ebenfalls offenbart und beansprucht.

公开(公告)号：SG11201610016QA

公开(公告)日：2016-12-29

申请号：SG11201610016Q

申请日：2015-05-13

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  ALI AKIF

IPC: G06T1/20

Abstract: In on embodiment, a hybrid fabric interconnects multiple graphics processor cores within a processor. The hybrid fabric interconnect includes multiple data channels, including programmable virtual data channels. The virtual data channels carry multiple traffic classes of packet-based messages. The virtual data channels and multiple traffic classes may be assigned one of multiple priorities. The virtual data channels may be arbitrated independently. The hybrid fabric is scalable and can support multiple topologies, including multiple stacked integrated circuit topologies.