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    Schnittstellenschaltung in einem Computersystem, Verfahren zur Steuerung derselben und Computersystem zur Leistungssteuerung über dynamische Erfassung von Rauschunterdrückung
    31.
    发明专利
    Schnittstellenschaltung in einem Computersystem, Verfahren zur Steuerung derselben und Computersystem zur Leistungssteuerung über dynamische Erfassung von Rauschunterdrückung 未知

    公开(公告)号：DE102009042669B4

    公开(公告)日：2016-11-10

    申请号：DE102009042669

    申请日：2009-09-23

    Applicant: INTEL CORP

    Inventor： TAN SIN ,  RADHAKRISHNAN SIVAKUMAR ,  TENNANT BRUCE A ,  BALRAJ JASPER ,  KOKER ALTUG

    IPC: G06F13/12 ,  G06F1/32 ,  G06F13/38

    Abstract: Schnittstellenschaltung in einem Computersystem, die aufweist: ein Steuerregister (220) für den Rauschunterdrückungsmodus, um die Steuerung von Leistung an wenigstens eine Schaltung zum Erfassen von Rauschunterdrückung zu aktivieren, die mit einer Kopplungsstruktur (332) verknüpft ist, entsprechend einem ersten Modus, der einem Software-Modus entspricht, oder einem zweiten Modus, der einem kombinierten Hardware- und Software-Modus entspricht; ein zweites Register (230), das mit dem Steuerregister (220) für den Rauschunterdrückungsmodus gekoppelt ist, um Softwareeinstellungen zu empfangen, die angeben, welche aus einer Vielzahl von Schaltungen (2800, ..., 280n) zum Erfassen der Rauschunterdrückung, die jede mit einer entsprechenden Spur der Kopplungsstruktur verknüpft ist, in einem Zustand niedriger Leistung der Kopplungsstruktur bei Betrieb im ersten Modus deaktiviert werden soll; einen Detektor, der als Reaktion auf Betrieb im zweiten Modus aktiviert wird, um dynamisch eine logische Spur Null der Kopplungsstruktur in dem zweiten Modus zu erfassen; ein drittes Register (250), das mit dem Detektor gekoppelt ist, um die dynamisch erfasste logische Spur Null zu empfangen und zu speichern, und auf das bei Fehlersuche- und -beseitigungsoperationen zugegriffen werden kann; und eine Logik (260), um die Softwareeinstellungen, eine Ausgabe des Detektors in dem zweiten Modus und ein Rauschunterdrückungsdeaktivierungssignal von einer Logik (210) für die physikalische Schicht zu kombinieren, um ausgewählt wenigstens eine der Schaltungen zum Erfassen der Rauschunterdrückung in dem Zustand niedriger Leistung auf Basis der kombinierten Signale zu aktivieren.

    Behandlung komprimierter Daten über verteilte Cache-Fabric
    32.
    发明专利
    Behandlung komprimierter Daten über verteilte Cache-Fabric 未知

    公开(公告)号：DE102015001088A1

    公开(公告)日：2015-09-03

    申请号：DE102015001088

    申请日：2015-01-28

    Applicant: INTEL CORP

    Inventor： JIANG HONG ,  HOLLAND JAMES M ,  KOKER ALTUG

    IPC: G06F12/08

    Abstract: Es werden Technologien präsentiert, die Kosten und Wirkungsgrad von Datenverarbeitung optimieren. Ein Computersystem kann mindestens ein Verarbeitungselement umfassen; einen mit mindestens einem Verarbeitungselement kommunikativ gekoppelten Speicher; mindestens einen Komprimierer-Dekomprimierer, der kommunikativ mit mindestens einem Verarbeitungselement gekoppelt ist und kommunikativ mit dem Speicher durch eine Speicherschnittstelle gekoppelt ist; und eine Cache-Fabric, die eine Vielzahl von verteilten Cache-Bänken umfasst, die kommunikativ miteinander, mit mindestens einem Verarbeitungselement und mit mindestens einem Komprimierer-Dekomprimierer über eine Vielzahl von Knoten gekoppelt sind. In diesem System sind der mindestens eine Komprimierer-Dekomprimierer und die Cache-Fabric konfiguriert, nicht komprimierte Daten von variabler Länge für Datenanfragen durch das bzw. die Verarbeitungselemente zu behandeln und nachzuverfolgen, was das Verwenden von komprimierten Daten im Speicher ermöglicht.

    Cache coherency between a CPU cache hierarchy and a graphics cache hierarchy
    33.
    发明专利
    Cache coherency between a CPU cache hierarchy and a graphics cache hierarchy 未知

    公开(公告)号：GB2487328A

    公开(公告)日：2012-07-18

    申请号：GB201207247

    申请日：2009-03-27

    Applicant: INTEL CORP

    Inventor： OFFEN ZEEV ,  BERKOVITS ARIEL ,  PIAZZA THOMAS ,  FARRELL ROBERT L ,  KOKER ALTUG ,  KAHN OPER

    IPC: G06F12/08

    Abstract: A processor 101, such as a central processing unit (CPU), is in a cache coherency domain with a first set of coherency rules 109. A graphics device 105, such as a graphics processing unit (GPU), is in a different coherency domain 111 with a second set of coherency rules. The processor has a level 1 processor cache 103 (L1 cache) and a lower level processor cache 107. The graphics device has a level 1 graphics cache 104 (L1 cache) and a lower level graphics cache 108. Both the lower level caches use physical addresses. The central processing unit uses the first set of coherency rules with the lower level graphics cache. The graphics device uses the second set of coherency rules with the lower level graphics cache. The lower level graphics cache may be a mid-level or last level cache. The processor may snoop the lower level graphics cache.

    35.
    发明专利
    未知

    公开(公告)号：DE102009042669A1

    公开(公告)日：2010-04-15

    申请号：DE102009042669

    申请日：2009-09-23

    Applicant: INTEL CORP

    Inventor： TAN SIN ,  RADHAKRISHNAN SIVAKUMAR ,  TENNANT BRUCE A ,  BALRAJ JASPER ,  KOKER ALTUG

    IPC: G06F1/32 ,  G06F13/12 ,  G06F13/38

    Abstract: In one embodiment, the present invention includes power control logic for squelch detection circuitry to enable selective enabling of one or more squelch detection circuits of an interconnect interface in a low power mode. The logic may include a squelch mode control register to select a first mode or a second mode of power control, a second register coupled to the squelch mode control register to receive software settings to indicate which squelch detect circuit(s) to disable in a low power state of the interconnect, and a detector to dynamically detect a logical lane zero of the interconnect in the second mode. Other embodiments are described and claimed.

    36.
    发明专利
    未知

    公开(公告)号：ES3014845T3

    公开(公告)日：2025-04-25

    申请号：ES21156446

    申请日：2018-04-09

    Applicant: INTEL CORP

    Inventor： RAMADOSS MURALI ,  VEMBU BALAJI ,  SAMSON ERIC C ,  TIAN KUN ,  COWPERTHWAITE DAVID J ,  KOKER ALTUG ,  WANG ZHI ,  RAY JOYDEEP ,  MAIYURAN SUBRAMANIAM M ,  APPU ABHISHEK R

    IPC: G06F9/48 ,  G06F9/50 ,  G06T1/20

    Abstract: Una realización proporciona una unidad de procesamiento de gráficos de propósito general que comprende un clúster de cómputo que incluye múltiples unidades de cómputo, un módulo de notificación de bloqueo para detectar que una o más unidades de cómputo en el clúster de cómputo están bloqueadas y enviar una notificación de bloqueo, y un módulo de reequilibrio para recibir la notificación de bloqueo, el módulo de reequilibrio para migrar una primera carga de trabajo desde una o más unidades de cómputo bloqueadas en respuesta a la notificación de bloqueo. (Traducción automática con Google Translate, sin valor legal)

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