公开(公告)号：ES2959307T3

公开(公告)日：2024-02-23

申请号：ES18161868

申请日：2018-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  APPU ABHISHEK R ,  K PATTABHIRAMAN ,  VEMBU BALAJI ,  KOKER ALTUG ,  COORAY NIRANJAN L ,  MASTRONARDE JOSH B

IPC: G06F9/455 ,  G06F9/48 ,  G06F9/50 ,  G06F12/0842 ,  G06F12/121 ,  G06T1/60 ,  G06T15/00 ,  G06T15/04 ,  G06T15/80 ,  G06T17/10 ,  G06T17/20 ,  G09G5/00 ,  G09G5/36 ,  G09G5/393

Abstract: Se describen un aparato y un método para asignar memorias locales a máquinas virtuales. Por ejemplo, una realización de un aparato comprende: un transmisor de comandos para poner en cola comandos de una pluralidad de máquinas virtuales (VM) o aplicaciones, los comandos se distribuirán desde el transmisor de comandos y se ejecutarán mediante recursos de procesamiento de gráficos de una unidad de procesamiento de gráficos (GPU).); una caché de mosaicos para almacenar datos gráficos asociados con la pluralidad de VM o aplicaciones a medida que los recursos de procesamiento de gráficos ejecutan los comandos; y lógica de hardware de asignación de caché de teselas para asignar una primera parte de la caché de teselas a una primera VM o aplicación y una segunda parte de la caché de teselas a una segunda VM o aplicación; la lógica de hardware de asignación de caché de mosaicos para asignar además una primera región en la memoria del sistema para almacenar datos excedentes cuando la primera porción del caché de mosaicos y/o la segunda porción del caché de archivos se llena. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3396547T3

公开(公告)日：2022-11-14

申请号：PL18164092

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  YAO ANBANG ,  NEALIS KEVIN ,  CHEN XIAOMING ,  KOKER ALTUG ,  APPU ABHISHEK R ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  ASHBAUGH BEN J ,  LAKSHMANAN BARATH ,  MA LIWEI ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S

IPC: G06N3/04 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00

公开(公告)号：ES2922233T3

公开(公告)日：2022-09-12

申请号：ES19218464

申请日：2018-03-02

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  HURD LINDA L ,  KIM DUKHWAN ,  MACPHERSON MIKE B ,  WEAST JOHN C ,  CHEN FENG ,  AKHBARI FARSHAD ,  SRINIVASA NARAYAN ,  SATISH NADATHUR RAJAGOPALAN ,  TANG PING T ,  RAY JOYDEEP ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  YAO ANBANG ,  SHPEISMAN TATIANA

IPC: G06F9/30 ,  G06F3/14 ,  G06F9/38 ,  G06F9/46 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00 ,  G09G5/36

Abstract: Una unidad de procesamiento de gráficos tiene un conjunto de controladores de memoria, una memoria de caché y al menos un clúster de cálculo con al menos un multiprocesador de gráficos acoplado al conjunto de controladores de memoria. El al menos un multiprocesador de gráficos incluye una unidad de instrucción, una pluralidad de núcleos de procesamiento y una memoria compartida junto con la pluralidad de los núcleos de procesamiento. La unidad de instrucción está configurada para enviar instrucciones para la ejecución mediante un núcleo de procesamiento. La ejecución de un mecanismo de cálculo de precisión de precisión mixta fusionada es compatible con un mecanismo de cómputo, en el que la operación FMAC comprende una unidad lógica aritmética, ALU, operación de D = A * B + C con A y A y B es elementos de datos enteros de 8 bits, y C es un elemento de datos enteros de 32 bits. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3382511T3

公开(公告)日：2022-08-16

申请号：PL18165262

申请日：2018-03-29

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  PENG YA-TI ,  APPU ABHISHEK R ,  KAO WEN-FU ,  LEE SANG-HEE

IPC: G06F3/01 ,  G06F1/32

公开(公告)号：PL3385838T3

公开(公告)日：2022-02-28

申请号：PL18159474

申请日：2018-03-01

Applicant: INTEL CORP

Inventor： VEMBU BALAJI ,  TANNER JASON ,  RAY JOYDEEP ,  KOKER ALTUG ,  APPU ABHISHEK R ,  K PATTABHIRAMAN

IPC: G06F9/451 ,  G06F9/455 ,  G09G5/395

公开(公告)号：DE112020000874T5

公开(公告)日：2021-11-11

申请号：DE112020000874

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  RAY JOYDEEP ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  COLEMAN SEAN ,  GALOPPO VON BORRIES NICOLAS ,  GEORGE VARGHESE ,  K PATTABHIRAMAN ,  KIM SUNGYE ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RANGANATHAN VASANTH ,  VALERIO JAMES

IPC: G06F12/0806

Abstract: Systeme und Methoden zum Aktualisieren von fernen speicherseitigen Caches in einer Multi-GPU-Konfiguration sind hier offenbart. In einer Ausführungsform beinhaltet ein Grafikprozessor für eine Multi-Kachel-Architektur eine erste Grafikverarbeitungseinheit (GPU) mit einem ersten Speicher, einen ersten speicherseitigen Cachespeicher, einem erstem Kommunikations-Fabric und einer ersten Speicherverwaltungseinheit (MMU). Der Grafikprozessor beinhaltet eine zweite Grafikverarbeitungseinheit (GPU) mit einem zweiten Speicher, einen zweiten speicherseitigen Cachespeicher, einer zweiten Speicherverwaltungseinheit (MMU) und einem zweiten Kommunikations-Fabric, das kommunikativ mit dem ersten Kommunikations-Fabric gekoppelt ist. Die erste MMU ist zum Steuern von Speicheranforderungen für den ersten Speicher, zum Aktualisieren von Inhalt in dem ersten Speicher, zum Aktualisieren von Inhalt in dem ersten speicherseitigen Cachespeicher und zum Bestimmen, ob der Inhalt in dem zweiten speicherseitigen Cachespeicher aktualisiert werden soll, konfiguriert ist.

公开(公告)号：DE102020129970A1

公开(公告)日：2021-05-20

申请号：DE102020129970

申请日：2020-11-13

Applicant: INTEL CORP

Inventor： RANGANATHAN VASANTH ,  RAY JOYDEEP ,  APPU ABHISHEK R ,  KABURLASOS NIKOS ,  XU LIDONG ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  MATAM NAVEEN ,  HOLLAND JAMES ,  INSKO BRENT ,  JAHAGIRDAR SANJEEV ,  JANUS SCOTT ,  BILAGI DURGAPRASAD ,  TIAN XINMIN

IPC: G06F11/10

Abstract: Es werden Vorrichtungen, einschließlich einer Grafikverarbeitungseinheit, eines Grafikmultiprozessors oder eines Grafikprozessors, die eine Fehlererkennungs-Korrekturlogik für Cache-Arbeitsspeicher oder gemeinsam genutzten Arbeitsspeicher aufweisen, offenbart. In einer Ausführungsform weist ein Grafikmultiprozessor Cache- oder lokalen Arbeitsspeicher zum Speichern von Daten und Fehlererkennungs-Korrekturschaltungen, die in den Cache- oder lokalen Arbeitsspeicher integriert oder daran gekoppelt sind, auf. Die Fehlererkennungs-Korrekturschaltungen sind konfiguriert zum Durchführen eines Tag-Lesevorgangs für Daten des Cache- oder lokalen Arbeitsspeichers zum Überprüfen von Fehlererkennungs-Korrekturinformationen.

公开(公告)号：DE102020115680A1

公开(公告)日：2020-12-24

申请号：DE102020115680

申请日：2020-06-15

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  MAIYURAN SUBRAMANIAM ,  GEORGE VARGHESE ,  ILANCHELIAN VIVEK KUMAR

IPC: G06F9/312 ,  G06F9/38 ,  G06T1/60

Abstract: Es wird ein Graphikprozessor für allgemeine Zwecke beschrieben, der einen ersten Satz von Recheneinheiten, einen zweiten Satz von Recheneinheiten und einen Speicher, der mit dem ersten Satz von Recheneinheiten und dem zweiten Satz von Recheneinheiten gekoppelt ist, umfasst. Der Speicher ist dafür ausgelegt, eine erste Leseanforderung an einen Adressblock des Speichers mit einer zweiten Leseanforderung an den Adressblock des Speichers zusammenzufügen, um die Anzahl der Speicherzugriffe auf eine Speicherbank in Zusammenhang mit dem Adressblock zu verringern. Der Graphikprozessor kann auch einen Speicher-Arbiter aufweisen, der zusammengefügte Lesevorgänge zu den Recheneinheiten in Zusammenhang mit den zusammengefügten Lesevorgängen Multicast-übertragen kann.

公开(公告)号：SG11201610645VA

公开(公告)日：2017-01-27

申请号：SG11201610645V

申请日：2015-06-23

Applicant: INTEL CORP

Inventor： PARTIWALA SUKETU ,  KALLURAYA PRASHANTH ,  FLEMING BRUCE ,  THAKKAR SHREEKANT ,  SHOEMAKER KENNETH ,  LAKSHMANAMURTHY SRIDHAR ,  YEHIA SAMI ,  RAY JOYDEEP

IPC: G06F1/26 ,  G06F13/14

公开(公告)号：ES2993162T3

公开(公告)日：2024-12-23

申请号：ES18163725

申请日：2018-03-23

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  BAGHSORKHI SARA S ,  GOTTSCHLICH JUSTIN E ,  SURTI PRASOONKUMAR ,  SAKTHIVEL CHANDRASEKARAN ,  RAY JOYDEEP

IPC: G06F9/50 ,  G06N3/02

Abstract: Se describe un mecanismo para facilitar el intercambio de datos y la expansión de compresión de modelos en máquinas autónomas. Un método de realizaciones, como se describe en el presente documento, incluye detectar un primer procesador que procesa información relacionada con una red neuronal en un primer dispositivo informático, donde el primer procesador comprende un primer procesador de gráficos y el primer dispositivo informático comprende una primera máquina autónoma. El método incluye además facilitar que el primer procesador almacene una o más partes de la información en una biblioteca en una base de datos, donde una o más partes son accesibles para un segundo procesador de un dispositivo informático. (Traducción automática con Google Translate, sin valor legal)