公开(公告)号：PL3382504T4

公开(公告)日：2022-02-21

申请号：PL18158485

申请日：2018-02-23

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  APPU ABHISHEK R ,  VEERNAPU KIRAN C ,  RAY JOYDEEP ,  VEMBU BALAJI ,  SURTI PRASOONKUMAR ,  SINHA KAMAL ,  HOEKSTRA ERIC J ,  FU WENYIN ,  KABURLASOS NIKOS ,  BOROLE BHUSHAN M ,  SCHLUESSLER TRAVIS T ,  SHAH ANKUR N ,  KENNEDY JONATHAN

IPC: G06F1/32 ,  H04W52/02

公开(公告)号：DE112020000902T5

公开(公告)日：2021-11-04

申请号：DE112020000902

申请日：2020-02-12

Applicant: INTEL CORP

Inventor： VEMULAPALLI VIKRANTH ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  MACPHERSON MIKE ,  ANANTARAMAN ARAVINDH ,  ASHBAUGH BEN ,  RAMADOSS MURALI ,  SADLER WILLIAM B ,  PEARCE JONATHAN ,  JANUS SCOTT ,  INSKO BRENT ,  RANGANATHAN VASANTH ,  SINHA KAMAL ,  HUNTER ARTHUR ,  SURTI PRASOONKUMAR ,  GALOPPO VON BORRIES NICOLAS ,  RAY JOYDEEP ,  APPU ABHISHEK R ,  OULD-AHMED-VALL ELMOUSTAPHA ,  KOKER ALTUG ,  KIM SUNGYE ,  MAIYURAN SUBRAMANIAM ,  ANDREI VALENTIN

IPC: G06F12/0862

Abstract: Ausführungsbeispiele sind im Allgemeinen auf das Vorabrufen von Daten für die Grafikdatenverarbeitung gerichtet. Eine Ausführungsform einer Vorrichtung umfasst einen oder mehrere Prozessoren, einschließlich einer oder mehrerer Grafikverarbeitungseinheiten (GPUs); und mehrere Caches zum Bereitstellen von Speicher für die eine oder mehreren GPUs, wobei die mehreren Caches mindestens einen L1-Cache und einen L3-Cache umfassen, wobei die Vorrichtung zum Bereitstellen eines intelligenten Vorabrufens von Daten durch einen Vorabrufer einer ersten GPU des einen oder mehr GPUs, einschließlich der Messung einer Trefferrate für den L1-Cache; beim Bestimmen, dass die Trefferrate für den L1-Cache gleich oder größer als ein Schwellenwert ist, Begrenzen eines Vorabrufens von Daten auf den Speicher im L3-Cache und beim Bestimmen, dass die Trefferrate für den L1-Cache kleiner als ein Schwellenwert ist, Ermöglichen des Vorabrufens von Daten in den L1-Cache.

公开(公告)号：AU2020241262A1

公开(公告)日：2021-11-04

申请号：AU2020241262

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ARTHUR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：SG11202107290QA

公开(公告)日：2021-09-29

申请号：SG11202107290Q

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：DE102020108215A1

公开(公告)日：2020-10-01

申请号：DE102020108215

申请日：2020-03-25

Applicant: INTEL CORP

Inventor： COORAY NIRANJAN L ,  KOKER ALTUG ,  KRISHNAN VIDHYA ,  SILVAS RONALD W ,  FEIT JOHN H ,  SURTI PRASOONKUMAR ,  RAY JOYDEEP ,  APPU ABHISHEK R

IPC: G06T1/60 ,  G06F12/0802

Abstract: Die hierin beschriebenen Ausführungsformen stellen eine Einrichtung bereit, die einen Prozessor umfasst, um einen ersten Speicherbereich für Daten für eine Grafik-Arbeitslast zuzuweisen, wobei der erste Speicherbereich eine erste Mehrzahl von adressierbaren Speicherplätzen umfasst, einen zweiten Speicherbereich für Komprimierungs-Metadaten zuzuweisen, die sich auf die Daten für die Grafik-Arbeitslast beziehen, wobei der zweite Speicherbereich eine zweite Mehrzahl von adressierbaren Speicherplätzen umfasst und eine Speichermenge aufweist, die einem vorbestimmten Verhältnis der Speichermenge entspricht, die dem ersten Speicherbereich zugewiesen ist, und eine direkte Speicherzuordnung zwischen der ersten Mehrzahl von adressierbaren Speicherplätzen und der zweiten Mehrzahl von adressierbaren Speicherplätzen zu konfigurieren. Andere Ausführungsformen können beschrieben und beansprucht werden.

公开(公告)号：DE102019124705A1

公开(公告)日：2020-04-02

申请号：DE102019124705

申请日：2019-09-13

Applicant: INTEL CORP

Inventor： APPU ABHISHEK ,  HOEKSTRA ERIC ,  SURTI PRASOONKUMAR ,  MAIYURAN SUBRAMANIAM

IPC: G06T1/20 ,  G06T15/00

Abstract: Ausführungsformen beziehen sich im Allgemeinen auf eine Mehrphasenarchitektur für eine Mehrraten-Pixelschattierung. Eine Ausführungsform einer Vorrichtung umfasst einen oder mehrere Prozessorkerne, wobei der eine oder die mehreren Prozessorkerne eine Graphikpipeline und einen Speicher zum Speichern von Daten für Graphikverarbeitung umfassen, wobei die Daten Pixeldaten umfassen. Die Graphikpipeline umfasst einen Mehrphasen-Schattierer zum Verarbeiten von Pixeldaten, wobei der Mehrphasen-Schattierer mehrere Render-Stufen umfasst, wobei die mehreren Render-Stufen mindestens eine erste Stufe für eine erste Render-Körnigkeit und eine zweite Stufe für eine zweite, unterschiedliche Render-Körnigkeit umfassen, wobei die zweite Render-Körnigkeit eine feinere Körnigkeit ist als die erste Render-Körnigkeit. Der Mehrphasen-Schattierer ist so aufgebaut, dass er eine Hierarchie für Bildsynthese bereitstellt, wobei Pixeldaten in einer Render-Stufe der mehreren Render-Stufen mit einer gröbsten Render-Körnigkeit empfangen werden, wobei verbleibende Pixeldaten über die Hierarchie an eine oder mehrere Render-Stufen mit feineren Render-Körnigkeiten geliefert werden.

公开(公告)号：ES2993162T3

公开(公告)日：2024-12-23

申请号：ES18163725

申请日：2018-03-23

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  BAGHSORKHI SARA S ,  GOTTSCHLICH JUSTIN E ,  SURTI PRASOONKUMAR ,  SAKTHIVEL CHANDRASEKARAN ,  RAY JOYDEEP

IPC: G06F9/50 ,  G06N3/02

Abstract: Se describe un mecanismo para facilitar el intercambio de datos y la expansión de compresión de modelos en máquinas autónomas. Un método de realizaciones, como se describe en el presente documento, incluye detectar un primer procesador que procesa información relacionada con una red neuronal en un primer dispositivo informático, donde el primer procesador comprende un primer procesador de gráficos y el primer dispositivo informático comprende una primera máquina autónoma. El método incluye además facilitar que el primer procesador almacene una o más partes de la información en una biblioteca en una base de datos, donde una o más partes son accesibles para un segundo procesador de un dispositivo informático. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3637372T3

公开(公告)日：2022-04-04

申请号：PL19207151

申请日：2018-03-29

Applicant: INTEL CORP

Inventor： APODACA MICHAEL ,  SURTI PRASOONKUMAR ,  VAIDYANATHAN KARTHIK ,  RAMADOSS MURALI ,  VENKATESH ABHISHEK ,  KENNEDY JONATHAN ,  GRAJEWSKI SŁAWOMIR

IPC: G06T1/20 ,  G06T15/00 ,  G06T3/40 ,  G06T11/40

公开(公告)号：PL3608776T3

公开(公告)日：2022-04-04

申请号：PL19183504

申请日：2019-06-28

Applicant: INTEL CORP

Inventor： BAUM DAN ,  ZOHAR RONEN ,  MISHRA ASIT ,  SURTI PRASOONKUMAR ,  ELMOUSTAPHA OULD-AHMED-VALL ,  HUGHES CHRISTOPHER ,  HEINECKE ALEXANDER

IPC: G06F9/30

公开(公告)号：DE102021121187A1

公开(公告)日：2022-03-03

申请号：DE102021121187

申请日：2021-08-16

Applicant: INTEL CORP

Inventor： WOOP SVEN ,  DOYLE MICHAEL J ,  KOTHANDARAMAN SREENIVAS ,  VAIDYANATHAN KARTHIK ,  APPU ABHISHEK R ,  BENTHIN CARSTEN ,  SURTI PRASOONKUMAR ,  GRUEN HOLGER ,  JUNKINS STEPHEN ,  LAKE ADAM ,  ALFIERI BRET G ,  LIKTOR GABOR ,  BARCZAK JOSHUA ,  LEE WONG-JONG

IPC: G06T1/20 ,  G06T15/06

Abstract: Einrichtung und Verfahren zur effizienten Grafikverarbeitung mit Strahlverfolgung. Eine Ausführungsform eines Grafikprozessors umfasst zum Beispiel: Ausführungs-Hardwarelogik zum Ausführen von Grafikbefehlen und Rendern von Bildern; eine Schnittstelle zum Koppeln von Funktionseinheiten der Ausführungs-Hardwarelogik mit einer gekachelten Ressource; und einen Manager gekachelter Ressource zum Verwalten des Zugriffs der Funktionseinheiten auf die gekachelte Ressource, eine Funktionseinheit der Ausführungs-Hardware-Logik, um eine Anforderung mit einer Hash-Kennung (ID) zu erzeugen, um Zugriff auf einen Teil der gekachelten Ressource anzufordern, wobei der Manager gekachelter Ressourcen bestimmen soll, ob ein Teil der gekachelten Ressource, der von der Hash-Kennung identifiziert wird, existiert, und wenn nicht, einen neuen Teil der gekachelten Ressource zuzuordnen und den neuen Teil mit der Hash-Kennung zu assoziieren.