公开(公告)号：GB2508533A

公开(公告)日：2014-06-04

申请号：GB201402493

申请日：2011-09-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  DOSHI KSHITIJ ,  YOUNT CHARLES ,  SAIR SULEYMAN

IPC: G06F9/38 ,  G06F9/06 ,  G06F9/30

Abstract: Instructions and logic provide vector scatter-op and/or gather-op functionality. In some embodiments, responsive to an instruction specifying: a gather and a second operation, a destination register, an operand register, and a memory address; execution units read values in a mask register, wherein fields in the mask register correspond to offset indices in the indices register for data elements in memory. A first mask value indicates the element has not been gathered from memory and a second value indicates that the element does not need to be, or has already been gathered. For each having the first value, the data element is gathered from memory into the corresponding destination register location, and the corresponding value in the mask register is changed to the second value. When all mask register fields have the second value, the second operation is performed using corresponding data in the destination and operand registers to generate results.

公开(公告)号：DE112011105122T5

公开(公告)日：2014-02-06

申请号：DE112011105122

申请日：2011-12-12

Applicant: INTEL CORP

Inventor： VALENTINE ROBERT C ,  WIEDEMEIER JEFFREY G ,  SAMUDRALA SRIDHAR ,  GIRKAR MILIND BABURAO ,  FORSYTH ANDREW THOMAS ,  WU LISA K ,  SAN ADRIAN JESUS CORBAL ,  OULD-AHMED-VALL ELMOUSTAPHA ,  BRADFORD DENNIS R ,  TOLL BRET L

IPC: G06F9/30 ,  G06F9/305

Abstract: Ausführungsformen von Systemen, Vorrichtungen und Verfahren zum Durchführen eines Vermischungsbefehls in einem Computerprozessor werden beschrieben. In einigen Ausführungsformen veranlaßt die Ausführung eines Vermischungsbefehls eine datenelementweise Selektion von Datenelementen erster und zweiter Quelloperanden unter Verwendung der entsprechenden Bitpositionen einer Schreibmaske als ein Selektor zwischen den ersten und zweiten Operanden und Speichern der selektierten Datenelemente in dem Ziel an der entsprechenden Position in dem Ziel.

公开(公告)号：GB2502754A

公开(公告)日：2013-12-04

申请号：GB201316934

申请日：2011-12-12

Applicant: INTEL CORP

Inventor： ADRIAN JESUS CORBAL SAN ,  TOLL BRET L ,  VALENTINE ROBERT C ,  GIRKAR MILIND BABURAO ,  FORSYTH ANDREW THOMAS ,  CHRYSOS GEORGE Z ,  GROCHOWSKI EDWARD THOMAS ,  BRADFORD DENNIS R ,  WU LISA K ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F9/30 ,  G06F9/312 ,  G06F9/32 ,  G06F9/38

Abstract: Embodiments of systems, apparatuses, and methods for performing a jump instruction in a computer processor are described. In some embodiments, the execution of a blend instruction causes a conditional jump to an address of a target instruction when all of bits of a writemask are zero, wherein the address of the target instruction is calculated using an instruction pointer of the instruction and the relative offset.

公开(公告)号：ES3003288T3

公开(公告)日：2025-03-10

申请号：ES20718903

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  COORAY NIRANJAN ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GARCIA GUADALUPE ,  K PATTABHIRAMAN ,  KIM SUNGYE ,  KUMAR SANJAY ,  MAROLIA PRATIK ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RANGANATHAN VASANTH ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN

IPC: G06F12/0804 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245

Abstract: Las realizaciones descritas en este documento proporcionan técnicas para permitir la reconfiguración dinámica de la memoria en una unidad de procesamiento de gráficos de propósito general. Una realización descrita en este documento permite la reconfiguración dinámica de las asignaciones de bancos de memoria caché en función de las estadísticas de hardware. Una realización permite la traducción de direcciones de memoria virtual utilizando páginas mixtas de cuatro kilobytes y sesenta y cuatro kilobytes dentro de la misma jerarquía de tabla de páginas y bajo el mismo directorio de páginas. Una realización proporciona un procesador de gráficos y un sistema de procesamiento heterogéneo asociado que tiene regiones cercanas y lejanas del mismo nivel de una jerarquía de caché. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：AU2020241262B2

公开(公告)日：2025-01-09

申请号：AU2020241262

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ARTHUR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：ES2965299T3

公开(公告)日：2024-04-12

申请号：ES20719794

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  ANANTARAMAN ARAVINDH ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ANDREI VALENTIN ,  GALOPPO VON BORRIES NICOLAS ,  GEORGE VARGHESE ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  RAY JOYDEEP ,  PAPPU LAKSHMINARAYANA ,  GARCIA GUADALUPE

IPC: G06F9/30 ,  G06F7/58 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

Abstract: Métodos y aparatos relacionados con técnicas de controlador de memoria. En un ejemplo, un aparato comprende una memoria caché, una memoria de gran ancho de banda y un procesador acoplado comunicativamente a la memoria caché y a la memoria de gran ancho de banda, el procesador para gestionar la transferencia de datos entre la memoria caché y la memoria de gran ancho de banda para Operaciones de acceso a la memoria dirigidas a la memoria de gran ancho de banda. También se divulgan y reivindican otras realizaciones. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：ES2964969T3

公开(公告)日：2024-04-10

申请号：ES20718902

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： STRIRAMASSARMA LAKSHMINARAYANAN ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ASHBAUGH BEN ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GALOPPO VON BORRIES NICOLAS ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  MISTRY NILAY ,  OULD-AHMED-VALL ELMOUSTAPHA ,  PANNEER SELVAKUMAR ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  SHAH ANKUR ,  TANGRI SAURABH

IPC: G06F12/0862 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

Abstract: En el presente documento se describen la gestión de memoria de múltiples mosaicos para detectar el acceso entre mosaicos, proporcionar escalamiento de inferencia de múltiples mosaicos con multidifusión de datos mediante operación de copia y proporcionar migración de páginas. En una realización, un procesador de gráficos para una arquitectura de múltiples mosaicos incluye una primera unidad de procesamiento de gráficos (GPU) que tiene una memoria y un controlador de memoria, una segunda unidad de procesamiento de gráficos (GPU) que tiene una memoria y una estructura de GPU cruzada para acoplar comunicativamente la primera y segunda GPU. El controlador de memoria está configurado para determinar si se producen accesos frecuentes a la memoria entre mosaicos desde la primera GPU a la memoria de la segunda GPU en la configuración de múltiples GPU y para enviar un mensaje para iniciar un mecanismo de transferencia de datos cuando se producen accesos frecuentes a la memoria entre mosaicos desde la primera GPU a la memoria de la segunda GPU. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：ES2906398T3

公开(公告)日：2022-04-18

申请号：ES19166050

申请日：2018-03-14

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  LAKSHMANAN BARATH ,  SHPEISMAN TATIANA ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL ,  CHEN XIAOMING ,  YAO ANBANG ,  ASHBAUGH BEN J ,  HURD LINDA L ,  MA LIWEI

IPC: G06F9/38 ,  G06T1/20

Abstract: Una unidad de procesamiento de gráficos de propósito general (214), que incluye: un multiprocesador de transmisión continua (234, 1400) que tiene una arquitectura de tipo "una sola instrucción, múltiples subprocesos", SIMT, que incluye múltiples subprocesos de hardware, donde el multiprocesador de transmisión continua (234, 1400) comprende: múltiples conjuntos de unidades de cálculo (1411-1418), presentando cada unidad de cálculo (1411-1418) una unidad lógica de coma flotante (1411B - 1418B) configurada para realizar operaciones de coma flotante y una unidad lógica de números enteros (1411A - 1418A) configurada para realizar operaciones de números enteros; y una memoria (270, 272) acoplada a los múltiples conjuntos de unidades de cálculo, caracterizada por que en una unidad de cálculo, la unidad lógica de números enteros está habilitada para ejecutar un subproceso de una primera instrucción, mientras que la unidad lógica de coma flotante está habilitada para ejecutar un subproceso de una segunda instrucción, siendo la segunda instrucción diferente de la primera instrucción y ejecutándose el subproceso de la primera instrucción simultáneamente con el subproceso de la segunda instrucción.

公开(公告)号：DE112020001249T5

公开(公告)日：2021-12-23

申请号：DE112020001249

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ARTHUR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30

Abstract: Hierin beschriebene Ausführungsformen beinhalten Software, Firmware und Hardwarelogik, die Techniken zum Ausführen von Arithmetik an dünnbesetzten Daten über eine systolische Verarbeitungseinheit bereitstellt. Die hierin beschriebene Ausführungsform stellt Techniken bereit, um Rechenoperationen für mit Nullen gefüllte Matrizen und Submatrizen zu überspringen. Ausführungsformen stellen zusätzlich Techniken bereit, um Datenkomprimierung bis hin zu einer Verarbeitungseinheit aufrechtzuerhalten. Ausführungsformen stellen zusätzlich eine Architektur für eine dünnbesetzte bewusste Logikeinheit bereit.

公开(公告)号：DE102018130226A1

公开(公告)日：2019-07-04

申请号：DE102018130226

申请日：2018-11-29

Applicant: INTEL CORP

Inventor： URBANSKI MACIEJ ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F9/30

Abstract: Es werden Systeme, Verfahren und Einrichtungen zum Broadcast eines ausgewählten Datenelements und Ausführen einer Operation in Reaktion auf eine einzelne Anweisung beschrieben. Beispielsweise wird ein Prozessor beschrieben, der Decodierschaltungsanordnung zum Decodieren einer Anweisung, die Felder aufweist für einen Opcode, wenigstens zwei Bezeichner von Quelloperanden für gepackte Daten, einen Bezeichner eines Zieloperanden für gepackte Daten und ein Immediate, und Ausführungsschaltungsanordnung umfasst, um die decodierte Anweisung auszuführen zum: Broadcast eines gepackten Datenelements aus dem identifizierten ersten Quelloperanden für gepackte Daten, wobei die Position des gepackten Datenelements, das durch Broadcast übertragen werden soll, basierend auf einem Wert des Immediate ausgewählt wird, Ausführen von Operationen gemäß dem Opcode auf dem durch Broadcast übertragenen gepackten Datenelement aus dem identifizierten ersten Quelloperanden für gepackte Daten und gepackten Datenelementen des identifizierten zweiten Quelloperanden für gepackte Daten.