公开(公告)号：DE102010000448B4

公开(公告)日：2020-01-16

申请号：DE102010000448

申请日：2010-02-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： STEINER RAINER ,  POHL JENS ,  ROBL WERNER ,  BRUNNBAUER MARKUS ,  BEER GOTTFRIED

IPC: H01L23/522 ,  B81B7/02 ,  B81C1/00 ,  H01L21/60 ,  H01L21/768 ,  H01L23/482

Abstract: Halbleiteranordnung, umfassend:einen Halbleiterchip (102) mit einem Kontaktelement (104), wobei das Kontaktelement (104) direkt auf einer Oberfläche des Halbleiterchips (102) angeordnet ist;eine strukturierte dielektrische Schicht (106) über dem Halbleiterchip (102); undein mit dem Kontaktelement (104) gekoppeltes leitfähiges Element (108), wobei das leitfähige Element (108) umfasst: einen in die strukturierte dielektrische Schicht (106) eingebetteten ersten Teil (110), wobei eine Seitenwand und eine Unterseite des ersten Teils (110) die strukturierte dielektrische Schicht (106) direkt kontaktieren, einen von dem ersten Teil (110) beabstandeten und in die strukturierte dielektrische Schicht (106) eingebetteten zweiten Teil (112),wobei eine Seitenwand und eine Unterseite des zweiten Teils (112) die strukturierte dielektrische Schicht (106) direkt kontaktieren, wobei die Unterseite des zweiten Teils (112) das Kontaktelement (104) kontaktiert, und einen dritten Teil (114), der eine Oberseite der strukturierten dielektrischen Schicht (106) kontaktiert und sich mindestens über dem ersten Teil (110) und dem zweiten Teil (112) erstreckt, wobei der dritte Teil (114) die Oberseite des ersten Teils (110) und die Oberseite des zweiten Teils (112) direkt kontaktiert.

公开(公告)号：DE102018100843A1

公开(公告)日：2019-07-18

申请号：DE102018100843

申请日：2018-01-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： THEUSS HORST ,  HARTNER WALTER ,  HUBER VERONIKA ,  ROBL WERNER ,  BERGER RUDOLF

IPC: H01L23/482 ,  C23C30/00 ,  H01L21/58 ,  H01L21/60 ,  H01L23/488 ,  H01L23/50

Abstract: Eine Halbleitervorrichtung umfasst: einen Halbleiterchip; ein elektrisches Anschlusselement zum elektrischen Verbinden der Halbleitervorrichtung mit einem Träger; und eine an das elektrische Anschlusselement angrenzende Metallisierung, wobei die Metallisierung poröses nanokristallines Kupfer enthält.

公开(公告)号：DE102011053926A1

公开(公告)日：2012-04-05

申请号：DE102011053926

申请日：2011-09-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  BEER GOTTFRIED ,  PLAGMANN JOERN ,  POHL JENS ,  ROBL WERNER ,  STEINER RAINER ,  VAUPEL MATHIAS

IPC: H01L21/768 ,  H01L21/3205

Abstract: Eine oder mehr Ausführungsformen beziehen sich auf ein Verfahren zum Ausbilden einer Halbleiter-Struktur, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Werkstücks (210); Ausbilden einer Sperrschicht (410) über dem Werkstück (210); Ausbilden einer Keimschicht (420) über der Sperrschicht (410); Ausbilden einer Hemmschicht (430) über der Keimschicht (420); Entfernen eines Abschnitts der Hemmschicht (430), um einen Abschnitt der Keimschicht (430) freizulegen; und selektives Ablagern einer Füllschicht (510) auf der freiliegenden Keimschicht (420).

公开(公告)号：AU2003273328A1

公开(公告)日：2004-04-08

申请号：AU2003273328

申请日：2003-09-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： CLEVENGER LARRY ,  GLUSCHENKOV OLEG ,  CABRAL CYRIL JR ,  IGGULDEN ROY C ,  WANG YUN-YU ,  WONG KWONG HON ,  MCSTAY IRENE ,  SCHUTZ RONALD J ,  ROBL WERNER ,  MALIK RAJEEV

IPC: H01L20060101 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/336 ,  H01L21/4763 ,  H01L21/768 ,  H01L23/522 ,  H01L29/40 ,  H01L29/51 ,  H01L29/78

Abstract: A conductive structure in an integrated circuit ( 12 ), and a method of forming the structure, is provided that includes a polysilicon layer ( 30 ), a thin layer containing titanium over the polysilicon, a tungsten nitride layer ( 34 ) over the titanium-containing layer and a tungsten layer over the tungsten nitride layer. The structure also includes a silicon nitride interfacial region ( 38 ) between the polysilicon layer and the titanium-containing layer. The structure withstands high-temperature processing without substantial formation of metal silicides in the polysilicon layer ( 30 ) and the tungsten layer ( 32 ), and provides low interface resistance between the tungsten layer and the polysilicon layer.

公开(公告)号：DE102016117826A1

公开(公告)日：2018-03-22

申请号：DE102016117826

申请日：2016-09-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FRANK PAUL ,  SEIFERT JOACHIM ,  SCHMIDT TOBIAS ,  GRAETZ ERIC ,  ADEMA GRETCHEN ,  NAPETSCHNIG EVELYN ,  EHMANN MICHAEL ,  ROBL WERNER ,  BERTAUD THOMAS ,  KARLOVSKY KAMIL ,  WOEHLERT STEFAN ,  WAGNER FRANK ERIC

IPC: H01L23/48 ,  H01L21/58 ,  H01L21/60 ,  H01L23/31

Abstract: Es werden eine elektronische Vorrichtung, ein die elektronische Vorrichtung umfassendes Elektronikmodul und Verfahren zur Herstellung dieser gezeigt. Die elektronische Vorrichtung umfasst ein Halbleitersubstrat und einen auf dem Halbleitersubstrat angeordneten Metallstapel, wobei der Metallstapel eine erste Schicht umfasst, wobei die erste Schicht NiSi umfasst.

公开(公告)号：DE102011053259A1

公开(公告)日：2012-03-29

申请号：DE102011053259

申请日：2011-09-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FISCHER THOMAS ,  FOERSTER JUERGEN ,  ROBL WERNER ,  STUECKJUERGEN ANDREAS

IPC: H01L21/283 ,  H01L21/768

Abstract: Eine oder mehrere Ausführungsformen betreffen ein Verfahren zum Herstellen einer Halbleiterstruktur, das Folgendes umfasst: Bereitstellen eines Werkstücks (210); Ausbilden einer Barrierenschicht (220) über dem Werkstück (210); Ausbilden einer Trennschicht (230) über der Barrierenschicht (220); Ausbilden einer leitenden Schicht (240) über der Trennschicht (230) und Nassätzen der leitenden Schicht (240).

公开(公告)号：DE102010000448A1

公开(公告)日：2011-01-27

申请号：DE102010000448

申请日：2010-02-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： STEINER RAINER ,  POHL JENS ,  ROBL WERNER ,  BRUNNBAUER MARKUS ,  BEER GOTTFRIED

IPC: H01L23/522 ,  B81B7/02 ,  B81C1/00 ,  H01L21/283 ,  H01L21/60 ,  H01L21/768 ,  H01L23/482

公开(公告)号：DE10307279A1

公开(公告)日：2003-09-25

申请号：DE10307279

申请日：2003-02-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ROBL WERNER ,  GOEBEL THOMAS ,  WRSCHKA PETER

IPC: H01L21/3105 ,  H01L21/302

Abstract: Gaps between metal connecting lines (10) are filled with an intermetallic dielectric (12) on the wafer using a high density plasma deposition process to cover the lines, intervening spaces and the surface of a dielectric layer (11) between the lines. The over-filled surface is brought into contact with a polishing disc with fixed polishing agent. The two are moved relatively reaching a polishing rate sufficient to achieve a predetermined end point with a uniformly planar surface on the wafer. This comes sufficiently close to the connecting lines but is kept away enough to prevent damage to them.

公开(公告)号：DE102012111831B4

公开(公告)日：2019-08-14

申请号：DE102012111831

申请日：2012-12-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： DETZEL THOMAS ,  GROSS JOHANN ,  ILLING ROBERT ,  KRUG MAXIMILIAN ,  LANZERSTORFER SVEN GUSTAV ,  NELHIEBEL MICHAEL ,  ROBL WERNER ,  ROGALLI MICHAEL ,  WÖHLERT STEFAN

IPC: H01L23/532 ,  H01L21/768 ,  H01L27/04

Abstract: Integrierte Schaltung, umfassend:ein Basiselement (6) mit einer Vielzahl von Komponenten elektronischer Schaltungen in einem Oberflächenbereich eines Halbleitersubstrats (1) undein Kupferelement (2) aufweisend Kupferkörner (2a) über dem Basiselement (6),wobei das Kupferelement (2) eine Dicke von wenigstens 5 pm hat und das Verhältnis der mittleren Korngröße der Kupferkörner (2a) des Kupferelements (2) zur Dicke des Kupferelements (2) kleiner als 0,7 ist, undwobei der Modalwert der Korngrößenverteilung der Kupferkörner (2a) des Kupferelements (2) größer als 2 pm und kleiner als 5 pm ist.

公开(公告)号：DE102011054120B4

公开(公告)日：2019-01-24

申请号：DE102011054120

申请日：2011-09-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  BEER GOTTFRIED ,  PLAGMANN JOERN ,  POHL JENS ,  ROBL WERNER ,  STEINER RAINER ,  VAUPEL MATHIAS

IPC: H01L21/768 ,  H01L21/283 ,  H01L21/60 ,  H01L23/48 ,  H01L23/52

Abstract: Verfahren zum Ausbilden einer elektronischen Vorrichtung, wobei das Verfahren umfasst:Bereitstellen eines Werkstücks (1210) mit einer im Wesentlichen planaren Oberfläche (1210T);Ausbilden einer ersten Sperrschicht (410) über der im Wesentlichen planaren Oberfläche (1210T);Ausbilden einer leitenden Zwischenschicht (420) über der ersten Sperrschicht (410);Ausbilden einer zweiten Sperrschicht (430) über der leitenden Zwischenschicht (420);Ausbilden einer Keimschicht (440) über der zweiten Sperrschicht (430);Entfernen eines Abschnitts der Keimschicht (440), um einen verbleibenden Abschnitt der Keimschicht (440R) zurückzulassen und um einen Abschnitt der zweiten Sperrschicht (430) freizulegen, wobei der verbleibende Abschnitt der Keimschicht (440R) im Wesentlichen planar ist; undElektroplattieren einer Füllschicht (510) auf dem verbleibenden Abschnitt der Keimschicht (440R).