公开(公告)号：PL3938894T3

公开(公告)日：2024-02-19

申请号：PL20718902

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： STRIRAMASSARMA LAKSHMINARAYANAN ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ASHBAUGH BEN ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GALOPPO VON BORRIES NICOLAS ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  MISTRY NILAY ,  OULD-AHMED-VALL ELMOUSTAPHA ,  PANNEER SELVAKUMAR ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  SHAH ANKUR ,  TANGRI SAURABH

IPC: G06F12/0862 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

公开(公告)号：ES2929978T3

公开(公告)日：2022-12-05

申请号：ES18160823

申请日：2018-03-08

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  RAY JOYDEEP ,  SINHA KAMAL ,  VEERNAPU KIRAN C ,  MAIYURAN SUBRAMANIAM ,  SURTI PRASOONKUMAR ,  LUEH GUEI-YUAN ,  PUFFER DAVID ,  PAL SUPRATIM ,  HOEKSTRA ERIC J ,  SCHLUESSLER TRAVIS T ,  HURD LINDA L

IPC: G06F9/30 ,  G06F1/32 ,  G06F9/38

Abstract: En un ejemplo, un aparato comprende una pluralidad de unidades de ejecución y un primer archivo de registro general (GRF) acoplado comunicativamente a la pluralidad de unidades de ejecución, donde el primer GRF es compartido por la pluralidad de unidades de ejecución. También se describen y reivindican otras realizaciones. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3637247T3

公开(公告)日：2022-11-21

申请号：PL19214829

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

公开(公告)号：PL3543845T3

公开(公告)日：2022-03-07

申请号：PL19166050

申请日：2018-03-14

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  LAKSHMANAN BARATH ,  SHPEISMAN TATIANA ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL ,  CHEN XIAOMING ,  YAO ANBANG ,  ASHBAUGH BEN J ,  HURD LINDA L ,  MA LIWEI

IPC: G06F9/38 ,  G06T1/20

公开(公告)号：PL3382504T4

公开(公告)日：2022-02-21

申请号：PL18158485

申请日：2018-02-23

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  APPU ABHISHEK R ,  VEERNAPU KIRAN C ,  RAY JOYDEEP ,  VEMBU BALAJI ,  SURTI PRASOONKUMAR ,  SINHA KAMAL ,  HOEKSTRA ERIC J ,  FU WENYIN ,  KABURLASOS NIKOS ,  BOROLE BHUSHAN M ,  SCHLUESSLER TRAVIS T ,  SHAH ANKUR N ,  KENNEDY JONATHAN

IPC: G06F1/32 ,  H04W52/02

公开(公告)号：DE112020000902T5

公开(公告)日：2021-11-04

申请号：DE112020000902

申请日：2020-02-12

Applicant: INTEL CORP

Inventor： VEMULAPALLI VIKRANTH ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  MACPHERSON MIKE ,  ANANTARAMAN ARAVINDH ,  ASHBAUGH BEN ,  RAMADOSS MURALI ,  SADLER WILLIAM B ,  PEARCE JONATHAN ,  JANUS SCOTT ,  INSKO BRENT ,  RANGANATHAN VASANTH ,  SINHA KAMAL ,  HUNTER ARTHUR ,  SURTI PRASOONKUMAR ,  GALOPPO VON BORRIES NICOLAS ,  RAY JOYDEEP ,  APPU ABHISHEK R ,  OULD-AHMED-VALL ELMOUSTAPHA ,  KOKER ALTUG ,  KIM SUNGYE ,  MAIYURAN SUBRAMANIAM ,  ANDREI VALENTIN

IPC: G06F12/0862

Abstract: Ausführungsbeispiele sind im Allgemeinen auf das Vorabrufen von Daten für die Grafikdatenverarbeitung gerichtet. Eine Ausführungsform einer Vorrichtung umfasst einen oder mehrere Prozessoren, einschließlich einer oder mehrerer Grafikverarbeitungseinheiten (GPUs); und mehrere Caches zum Bereitstellen von Speicher für die eine oder mehreren GPUs, wobei die mehreren Caches mindestens einen L1-Cache und einen L3-Cache umfassen, wobei die Vorrichtung zum Bereitstellen eines intelligenten Vorabrufens von Daten durch einen Vorabrufer einer ersten GPU des einen oder mehr GPUs, einschließlich der Messung einer Trefferrate für den L1-Cache; beim Bestimmen, dass die Trefferrate für den L1-Cache gleich oder größer als ein Schwellenwert ist, Begrenzen eines Vorabrufens von Daten auf den Speicher im L3-Cache und beim Bestimmen, dass die Trefferrate für den L1-Cache kleiner als ein Schwellenwert ist, Ermöglichen des Vorabrufens von Daten in den L1-Cache.

公开(公告)号：AU2020241262A1

公开(公告)日：2021-11-04

申请号：AU2020241262

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ARTHUR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：SG11202107290QA

公开(公告)日：2021-09-29

申请号：SG11202107290Q

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：DE102020115578A1

公开(公告)日：2020-12-31

申请号：DE102020115578

申请日：2020-06-12

Applicant: INTEL CORP

Inventor： VALERIO JAMES ,  RAY JOYDEEP ,  ASHBAUGH BEN ,  STRIRAMASSARMA LAKSHMINARAYANAN

IPC: G06T1/60 ,  G06F12/0802

Abstract: Hier beschriebene Ausführungsformen stellen einen Allzweckgrafikprozessor bereit, der mehrere Kacheln, wobei jede Kachel aus den mehreren Kacheln wenigstens eine Ausführungseinheit, einen lokalen Cache und eine Cache-Steuereinheit umfasst, und einen Speicher mit hoher Bandbreite, der mit den mehreren Kacheln kommunikationstechnisch gekoppelt ist, umfasst, wobei der Speicher mit hoher Bandbreite von den mehreren Kacheln gemeinsam verwendet wird. Die Cache-Steuereinheit dient zum Implementieren eines Protokolls für das Management von partiellem Schreiben zum Empfangen einer partiellen Schreiboperation, die auf eine Cache-Zeile in dem lokalen Cache gerichtet ist, wobei die partielle Schreiboperation Schreibdaten umfasst, Schreiben der Daten, die der partiellen Schreiboperation zugeordnet sind, in den lokalen Cache, wenn die Cache-Zeile in einem modifizierten Zustand ist, und Weiterleiten der Schreibdaten, die der partiellen Schreiboperation zugeordnet sind, zu dem Speicher mit hoher Bandbreite, wenn die partielle Schreiboperation einen Cache-Fehlschlag auslöst oder wenn die Cache-Zeile in einem exklusiven Zustand oder einem gemeinsam verwendeten Zustand ist. Andere Ausführungsformen weniger Merkmale und können beschrieben und beansprucht sein.

公开(公告)号：DE102020108215A1

公开(公告)日：2020-10-01

申请号：DE102020108215

申请日：2020-03-25

Applicant: INTEL CORP

Inventor： COORAY NIRANJAN L ,  KOKER ALTUG ,  KRISHNAN VIDHYA ,  SILVAS RONALD W ,  FEIT JOHN H ,  SURTI PRASOONKUMAR ,  RAY JOYDEEP ,  APPU ABHISHEK R

IPC: G06T1/60 ,  G06F12/0802

Abstract: Die hierin beschriebenen Ausführungsformen stellen eine Einrichtung bereit, die einen Prozessor umfasst, um einen ersten Speicherbereich für Daten für eine Grafik-Arbeitslast zuzuweisen, wobei der erste Speicherbereich eine erste Mehrzahl von adressierbaren Speicherplätzen umfasst, einen zweiten Speicherbereich für Komprimierungs-Metadaten zuzuweisen, die sich auf die Daten für die Grafik-Arbeitslast beziehen, wobei der zweite Speicherbereich eine zweite Mehrzahl von adressierbaren Speicherplätzen umfasst und eine Speichermenge aufweist, die einem vorbestimmten Verhältnis der Speichermenge entspricht, die dem ersten Speicherbereich zugewiesen ist, und eine direkte Speicherzuordnung zwischen der ersten Mehrzahl von adressierbaren Speicherplätzen und der zweiten Mehrzahl von adressierbaren Speicherplätzen zu konfigurieren. Andere Ausführungsformen können beschrieben und beansprucht werden.