公开(公告)号：GB2471786B

公开(公告)日：2012-09-05

申请号：GB201015007

申请日：2009-03-27

Applicant: INTEL CORP

Inventor： OFFEN ZEEV ,  BERKOVITS ARIEL ,  PIAZZA THOMAS A ,  FARRELL ROBERT L ,  KOKER ALTUG ,  KAHN OPER

IPC: G06F12/08

Abstract: A technique to enable information sharing among agents within different cache coherency domains. In one embodiment, a graphics device may use one or more caches used by one or more processing cores to store or read information, which may be accessed by one or more processing cores in a manner that does not affect programming and coherency rules pertaining to the graphics device.

公开(公告)号：ES2993162T3

公开(公告)日：2024-12-23

申请号：ES18163725

申请日：2018-03-23

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  BAGHSORKHI SARA S ,  GOTTSCHLICH JUSTIN E ,  SURTI PRASOONKUMAR ,  SAKTHIVEL CHANDRASEKARAN ,  RAY JOYDEEP

IPC: G06F9/50 ,  G06N3/02

Abstract: Se describe un mecanismo para facilitar el intercambio de datos y la expansión de compresión de modelos en máquinas autónomas. Un método de realizaciones, como se describe en el presente documento, incluye detectar un primer procesador que procesa información relacionada con una red neuronal en un primer dispositivo informático, donde el primer procesador comprende un primer procesador de gráficos y el primer dispositivo informático comprende una primera máquina autónoma. El método incluye además facilitar que el primer procesador almacene una o más partes de la información en una biblioteca en una base de datos, donde una o más partes son accesibles para un segundo procesador de un dispositivo informático. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：ES2991916T3

公开(公告)日：2024-12-05

申请号：ES19183024

申请日：2018-03-02

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  HURD LINDA L ,  KIM DUKHWAN ,  MACPHERSON MIKE B ,  WEAST JOHN C ,  CHEN FENG ,  AKHBARI FARSHAD ,  SRINIVASA NARAYAN ,  SATISH NADATHUR RAJAGOPALAN ,  TANG PING T ,  RAY JOYDEEP ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  YAO ANBANG ,  SHPEISMAN TATIANA

IPC: G06F9/30 ,  G06F9/38 ,  G06F9/46 ,  G06N3/063 ,  G06T1/20

Abstract: Se describe un procesador de gráficos y un método para realizar una operación de multiplicación y acumulación de matrices multidimensionales de precisión mixta. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：FI3964969T3

公开(公告)日：2024-09-17

申请号：FI21204670

申请日：2020-01-23

Applicant: INTEL CORP

Inventor： MATAM NAVEEN ,  CHENEY LANCE ,  FINLEY ERIC ,  GEORGE VARGHESE ,  JAHAGIRDAR SANJEEV ,  KOKER ALTUG ,  MASTRONARDE JOSH ,  RAJWANI IQBAL ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  TESHOME MELAKU ,  VEMULAPALLI VIKRANTH ,  XAVIER BINOJ

IPC: G06F13/40 ,  H01L25/065 ,  H01L25/11 ,  H01L25/18

Abstract: The present disclosure provides an apparatus comprising a package assembly that includes a first base chiplet, a first logic chiplet stacked on the first base chiplet, a first interconnect structure to couple the cluster of compute units to the first interconnect fabric, a second base chiplet coupled to the first base chiplet by a second interconnect structure, a second logic chiplet stacked on the second base chiplet, and a third interconnect structure to couple the second logic chiplet to the second interconnect fabric. In the provided apparatus, the first logic chiplet is manufactured using a different process technology than that used to manufacture the first and second base chiplets.

公开(公告)号：PL3938912T3

公开(公告)日：2024-03-18

申请号：PL20719794

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  ANANTARAMAN ARAVINDH ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ANDREI VALENTIN ,  GALOPPO VON BORRIES NICOLAS ,  GEORGE VARGHESE ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  RAY JOYDEEP ,  PAPPU LAKSHMINARAYANA ,  GARCIA GUADALUPE

IPC: G06F9/30 ,  G06F7/58 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

公开(公告)号：ES2925598T3

公开(公告)日：2022-10-18

申请号：ES21165109

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: La presente descripción proporciona un aparato que comprende una interfaz de memoria, una matriz de grupos de procesamiento, cada uno de los cuales incluye una unidad multiprocesador acoplada a la interfaz de memoria, en el que al menos una unidad multiprocesador debe ejecutar una instrucción fusionada de multiplicación y suma en paralelo a través de múltiples subprocesos. La al menos una unidad multiprocesador que comprende un archivo de registro para almacenar datos y una unidad de cómputo acoplada al archivo de registro, donde la unidad de cómputo es para ejecutar una instrucción fusionada de multiplicación y suma en datos de matriz. La unidad de cómputo que comprende lógica de hardware para cuantificar los datos desde una precisión más alta, incluido un formato de punto flotante de 32 bits, a un formato de punto flotante de menor precisión, incluido un formato de punto flotante de 16 bits, que tiene un signo de 1 bit, un formato de punto flotante de 8 bits. exponente de bits y una mantisa, en el que se utilizan menos bits para la mantisa del formato de punto flotante de menor precisión; y una o más unidades lógicas para realizar la operación fusionada de suma y multiplicación sobre los datos en el formato de punto flotante de menor precisión. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3859519T3

公开(公告)日：2022-09-05

申请号：PL21165109

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

公开(公告)号：PL3637246T3

公开(公告)日：2022-07-04

申请号：PL19214143

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS C

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

公开(公告)号：PL3396533T3

公开(公告)日：2022-06-06

申请号：PL18162635

申请日：2018-03-19

Applicant: INTEL CORP

Inventor： NURVITADHI ERIKO ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  SINHA KAMAL ,  SATISH NADATHUR RAJAGOPALAN ,  BOTTLESON JEREMY ,  AKHBARI FARSHAD ,  KOKER ALTUG ,  SRINIVASA NARAYAN ,  KIM DUKHWAN ,  BAGHSORKHI SARA S ,  GOTTSCHLICH JUSTIN E ,  CHEN FENG ,  OULD-AHMED-VALL ELMOUSTAPHA ,  NEALIS KEVIN ,  CHEN XIAOMING ,  YAO ANBANG

IPC: G06F9/30 ,  G06F9/38

公开(公告)号：ES2905866T3

公开(公告)日：2022-04-12

申请号：ES18159474

申请日：2018-03-01

Applicant: INTEL CORP

Inventor： VEMBU BALAJI ,  TANNER JASON ,  RAY JOYDEEP ,  KOKER ALTUG ,  APPU ABHISHEK R ,  K PATTABHIRAMAN

IPC: G06F9/451 ,  G06F9/455 ,  G09G5/395

Abstract: Un aparato que comprende: una unidad de procesamiento gráfico (800) que incluye un motor de visualización (2211, 840) para representar una secuencia de imágenes de vídeo a una memoria intermedia de fotogramas (2231); un codificador (2212) para comprimir la secuencia de imágenes de vídeo para generar una secuencia de imágenes de vídeo comprimidas a una memoria intermedia de flujo comprimido (2232); un controlador de interfaz de red (2213) para transmitir las imágenes de vídeo comprimidas a través de un enlace de red a un visualizador remoto (2214); una pluralidad de registros de puntero de memoria intermedia (2221, 2222, 2223) para almacenar punteros de lectura y punteros de escritura que identifican ubicaciones de lectura y ubicaciones de escritura, respectivamente, en una memoria intermedia de fotogramas (2231) y la memoria intermedia de flujo comprimido (2232); una unidad de procesamiento central, CPU (2204), para inicializar los punteros de lectura y punteros de escritura para procesar una o más de las imágenes de vídeo; y el motor de visualización (2211) para acceder a un primer puntero de escritura para escribir en una ubicación especificada en la memoria intermedia de fotogramas (2231), el codificador (2212) para comenzar a leer de la memoria intermedia de fotogramas (2231) basándose en un primer valor de puntero de lectura, el codificador (2212) para escribir en la memoria intermedia de flujo comprimido (2232) basándose en un segundo valor de puntero de escritura, y el controlador de interfaz de red (2213) para leer de la memoria intermedia de flujo comprimido (2232) basándose en un segundo valor de puntero de lectura, el primer y segundo valores de puntero de escritura y lectura que hay que actualizar sin intervención de la CPU (2204) a medida que el motor de visualización (2211) escribe en la memoria intermedia de fotogramas (2231), el codificador (2212) lee de la memoria intermedia de fotogramas (2231) y escribe en la memoria intermedia de flujo comprimido (2232), y el controlador de interfaz de red (2213) lee de la memoria intermedia de flujo comprimido (2232); caracterizado por que el motor de visualización (2211) es para transmitir una señal de notificación al codificador (2212) cuando el primer puntero de escritura alcanza un macrobloque, el codificador (2212) para, en respuesta, comenzar a leer de la memoria intermedia de fotogramas (2231) en el primer valor de puntero de lectura.