公开(公告)号：DE102012100429B4

公开(公告)日：2020-08-20

申请号：DE102012100429

申请日：2012-01-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HEINRICH ALEXANDER ,  RÖSL KONRAD ,  EICHINGER OLIVER

IPC: H01L21/58 ,  H01L23/48

Abstract: Verfahren, welches aufweist:Bereitstellen eines Halbleiterchips mit einer ersten Hauptfläche und einer Schicht Lötmaterial, die auf die erste Hauptfläche aufgebracht ist, wobei die Schicht Lötmaterial eine Rauigkeit von mindestens 1 µm aufweist;Platzieren des Halbleiterchips auf einem Träger, so dass die erste Hauptfläche des Halbleiterchips dem Träger zugewandt ist, wobei der Halbleiterchip mit einem Druck von mindestens 1 Newton pro mmdes Flächeninhalts der ersten Hauptfläche auf den Träger gepresst wird;Zuführen von Wärme zu dem Lötmaterial bis zu einer ersten Temperatur, welche niedriger als die Schmelztemperatur des Lötmaterials ist, und dadurch Erzeugen von intermetallischen Phasen zwischen einem ersten Teil des Lötmaterials und dem Träger; undErwärmen des Lötmaterials auf eine zweite Temperatur, welche höher als die Schmelztemperatur des Lötmaterials, aber niedriger als die Schmelztemperatur der intermetallischen Phasen ist, und dadurch Schmelzen eines zweiten Teils des Lötmaterials.

公开(公告)号：DE102012111654B4

公开(公告)日：2020-02-06

申请号：DE102012111654

申请日：2012-11-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HEINRICH ALEXANDER ,  JUERSS MICHAEL ,  RÖSL KONRAD ,  EICHINGER OLIVER ,  GOH KOK CHAI ,  SCHMIDT TOBIAS

IPC: H01L21/60 ,  H01L21/283 ,  H01L21/58 ,  H01L23/482

Abstract: Verfahren zur Herstellung eines elektronischen Bauelements (10), wobei das Verfahren Folgendes umfasst:Bereitstellung eines Halbleiter-Substrats (2);Abscheiden einer Einzelelementschicht aus Al direkt auf das Halbleiter-Substrat (2) zum Bilden einer elektrischen Kontaktschicht (3.1) auf dem Halbleiter-Substrat (2);Abscheiden von Ti oder einer Ti aufweisenden Legierung direkt auf die elektrische Kontaktschicht (3.1) zum Bilden einer Funktionsschicht (3.2);Abscheiden von Ni direkt auf die Funktionsschicht (3.2) zum Bilden einer Haftschicht (3.3);Abscheiden einer Einzelelementschicht aus Sn direkt auf die Haftschicht (3.3) zum Bilden einer Lötschicht (3.4);Abscheiden einer Schutzschicht (43.5) auf der Lötschicht (3.4); Bereitstellung eines Trägers (1, 41), wobei die Oberfläche des Trägers (1, 41) mit einer oder mehreren Metallschichten (41.1) beschichtet ist, und wobei die Metallschicht oder die oberste der mehreren Metallschichten (41.1) Ni als Grundmaterial umfasst; undBonden des Halbleiter-Substrats (2) auf den Träger (1, 41), wobei die Schutzschicht (43.5) die Metallschicht oder die oberste der mehreren Metallschichten (41.1) kontaktiert, bei einer Löttemperatur, die zu einer isothermen Erstarrung unter Bildung einer homogenen Schicht einer Legierungsphase aus Sn und Ni führt.

公开(公告)号：DE102014115770B4

公开(公告)日：2018-03-29

申请号：DE102014115770

申请日：2014-10-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FRANK PAUL ,  JÜRSS MICHAEL ,  CHIONG YONG TAY ,  HEINRICH ALEXANDER

IPC: H01L21/58 ,  H01L21/60 ,  H01L23/495

Abstract: Verfahren zur Verbindung eines Substrats, wobei das Substrat ein Wafer ist und eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche umfasst, umfassend: Bilden mindestens eines Vorsprungs auf der ersten Hauptfläche des Substrats, aufweisend ein Bilden einer Struktur, die eine Mehrzahl von Wänden aufweist, auf der ersten Hauptfläche des Substrats, wobei die Mehrzahl von Wänden mindestens eine Vertiefung dazwischen definiert und wobei die Wände in Schnittregionen des Substrats gebildet werden; Bilden eines Fixiermittels über der ersten Hauptfläche des Substrats und über dem mindestens einen Vorsprung; Trennen des Substrats in einzelne Chips vor dem Anordnen des Substrats auf einem Träger; und Anordnen des Substrats auf dem Träger, wobei der mindestens eine Vorsprung eine Oberfläche des Trägers berührt und so ausgelegt ist, dass er die erste Hauptfläche des Substrats in einem Abstand zu einer Berührungsfläche des Trägers hält, der einer Höhe des Vorsprungs entspricht, um dadurch einen Raum zwischen der ersten Hauptfläche des Substrats und dem Träger zu bilden; wobei während des Anordnens des Substrats auf dem Träger wenigstens ein Teil des über dem mindestens einen Vorsprung ausgebildeten Fixiermittels in den Raum zwischen der ersten Hauptfläche des Substrats und dem Träger verdrängt wird.

公开(公告)号：DE102012100429A8

公开(公告)日：2012-10-31

申请号：DE102012100429

申请日：2012-01-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HEINRICH ALEXANDER ,  ROESL KONRAD ,  EICHINGER OLIVER

IPC: H01L21/58 ,  H01L23/48

公开(公告)号：DE102009000541A1

公开(公告)日：2010-08-05

申请号：DE102009000541

申请日：2009-02-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GUTH KARSTEN ,  HEINRICH ALEXANDER ,  JUERSS MICHAEL ,  HABLE WOLFRAM

IPC: C23F17/00

Abstract: Die Erfindung betrifft ein Verfahren zur Reduzierung der Oberflächenrauigkeit einer metallischen Oberfläche (11) eines Körpers (10). Hierzu wird ein Körper (10) bereitgestellt, der eine metallische Oberfläche (11) mit Erhöhungen (12) und Vertiefungen (13) aufweist. Auf die Oberfläche (11) wird ein metallisches Füllmaterial (16) aufgebracht, wobei vor dem Aufbringen des metallischen Füllmaterials (16) im Bereich der Erhöhungen (12), nicht jedoch im Bereich der Vertiefungen (13) ein Mittel (15) auf die Oberfläche (11) aufgetragen wird, welches die Anhaftung des metallischen Füllmaterials (16) an der Oberfläche (11) im Bereich des Auftrags verhindert oder zumindest verringert.

公开(公告)号：DE102012104948B4

公开(公告)日：2025-02-20

申请号：DE102012104948

申请日：2012-06-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BEHRENS THOMAS ,  EICHINGER OLIVER ,  HEINRICH ALEXANDER ,  LIM FONG ,  MENGEL MANFRED ,  NAPETSCHNIG EVELYN ,  ORSO STEFFEN ,  RIEDL EDMUND

IPC: B23K35/28 ,  C22C18/00 ,  C22C18/04 ,  C22C30/04 ,  C22C30/06 ,  H01L23/488

Abstract: Lotlegierung aufweisend:Zink, Aluminium, Magnesium und Gallium, wobei das Aluminium bezogen auf das Gewicht 8% bis 20% der Legierung ausmacht, das Magnesium bezogen auf das Gewicht 0,5% bis 20% der Legierung ausmacht und das Gallium bezogen auf das Gewicht 0,5% bis 20% der Legierung ausmacht und wobei der Rest der Legierung Zink aufweist.

公开(公告)号：DE102020125813A1

公开(公告)日：2022-04-07

申请号：DE102020125813

申请日：2020-10-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SCHARF THORSTEN ,  HEINRICH ALEXANDER ,  JORDAN STEFFEN

IPC: H01L21/60 ,  H01L23/498

Abstract: Ein Verfahren zum Herstellen eines Chipgehäuses ist bereitgestellt. Das Verfahren kann ein Bereitstellen eines verformbaren Trägers mit einer darauf ausgebildeten Schicht aus einem elektrisch leitfähigen Material und ein formschlüssiges Anbringen des verformbaren Trägers an einem Chip aufweisen, um den Chip zumindest teilweise mit dem verformbaren Träger zu umschließen, wobei die Schicht den Chip zumindest teilweise physisch kontaktiert, so dass die Schicht einen Chipkontakt des Chips elektrisch kontaktiert, und wobei die Schicht eine Umverteilungsschicht bildet.

公开(公告)号：DE102015101843B4

公开(公告)日：2021-02-04

申请号：DE102015101843

申请日：2015-02-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： PALM PETTERI ,  HEINRICH ALEXANDER ,  TORWESTEN HOLGER ,  SIMBECK TOBIAS

IPC: H01L21/50 ,  H01L23/28 ,  H01L23/485

Abstract: Verfahren zur Herstellung von Halbleitermodulen, welches umfasst:Bereitstellen eines Metallverbundsubstrats (102, 200, 400, 500, 600, 702) mit einer an einer Metallschicht (104, 204, 404, 504, 604, 704) befestigten Metallfolie (106, 202, 402, 502, 602, 706), wobei die Metallfolie dünner als die Metallschicht ist und ein anderes Material als diese umfasst;Befestigen einer ersten Fläche von mehreren Halbleiterchips (110, 206, 408, 508, 608, 710) an der Metallfolie (106, 202, 402, 502, 602, 706) vor dem Strukturieren der Metallfolie;Einschließen der an der Metallfolie befestigten Halbleiterchips in ein elektrisch isolierendes Material (112, 212, 414, 514, 614, 718);Strukturieren der Metallschicht und der Metallfolie, nachdem die Halbleiterchips (110, 206, 408, 508, 608, 710) in das elektrisch isolierende Material eingeschlossen wurden, so dass Oberflächengebiete des elektrisch isolierenden Materials von der Metallfolie (106, 202, 402, 502, 602, 706) und der Metallschicht (104, 204, 404, 504, 604, 704) frei sind; undTeilen des elektrisch isolierenden Materials entlang den Oberflächengebieten, die von der Metallfolie (106, 202, 402, 502, 602, 706) und der Metallschicht (104, 204, 404, 504, 604, 704) frei sind, um einzelne Module zu bilden.

公开(公告)号：DE102013109881B4

公开(公告)日：2020-06-18

申请号：DE102013109881

申请日：2013-09-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： EDER HANNES ,  HEINRICH ALEXANDER ,  HESS REINHARD ,  MACKH GUNTHER ,  MAIER GABRIEL ,  MENATH MARKUS ,  UMMINGER KATHARINA

IPC: H01L21/768 ,  H01L21/306 ,  H01L21/78

Abstract: Verfahren (100) zur Herstellung einer Chipanordnung, wobei das Verfahren Folgendes aufweist:Ausbilden (110) eines Lochs in einem Träger (504) mit mindestens einem Chip (506), wobei das Ausbilden eines Lochs im Träger (504) Folgendes aufweist:selektives Entfernen von Trägermaterial, wodurch ein Hohlraum im Träger (504) ausgebildet wird,Ausbilden von Passivierungsmaterial (524) über einer oder mehreren Hohlraumwänden, die durch die selektive Entfernung des Trägermaterials freigelegt sind;selektives Entfernen eines Teils des Passivierungsmaterials (524) und von weiterem Trägermaterial, das durch die selektive Entfernung des Passivierungsmaterials (524) freigelegt ist, wobei ein weiterer Teil des Passivierungsmaterials (524) über mindestens einer Hohlraumwand (518) bleibt;wobei das Verfahren ferner das anschließende Ausbilden (120) einer Schicht (632) über dem weiteren Teil des Passivierungsmaterials (524), das über der mindestens einen Hohlraumwand (518) bleibt, aufweist;wobei das Ausbilden (110) eines Lochs (502) im Träger (504) das Ausbilden des Lochs (502) durch den Träger (504) hindurch aufweist, wobei der mindestens eine Chip (506) vom Träger (504) getrennt wird.

公开(公告)号：DE102018123924A1

公开(公告)日：2020-04-02

申请号：DE102018123924

申请日：2018-09-27

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BEHRENS THOMAS ,  HEINRICH ALEXANDER ,  WILLE CATHARINA ,  YEONG CHRISTINA ,  WEIDGANS BERNHARD ,  NAPETSCHNIG EVELYN

IPC: H01L21/60 ,  H01L23/488

Abstract: Die Halbleitervorrichtung (10; 20) umfasst einen Halbleiterdie, der eine erste Oberfläche und eine der ersten Oberfläche gegenüberliegende zweite Oberfläche, eine erste Metallisierungsschicht, die auf der ersten Oberfläche des Halbleiterdie angeordnet ist, eine erste Lotschicht, die auf der ersten Metallisierungsschicht angeordnet ist, wobei die erste Lotschicht eine Verbindung Sn/Sb enthält, und ein erstes Kontaktelement, das einen Grundkörper auf Cu-Basis und eine auf Ni-Basis angeordnete Schicht auf einer Hauptoberfläche des Grundkörpers auf Cu-Basis umfasst, wobei das erste Kontaktelement mit der Ni-basierten Schicht mit der ersten Lotschicht verbunden ist.