公开(公告)号：DE102014102242A1

公开(公告)日：2014-08-28

申请号：DE102014102242

申请日：2014-02-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FAISS SIMON ,  FRANK MANFRED ,  KRUG MAXIMILIAN ,  KUNSTMANN THOMAS ,  MÜLLER MATTHIAS ,  ROBL WERNER ,  STRASSER JOHANN

IPC: H01L21/283 ,  C23C28/00

Abstract: Verschiedene Verfahren und Vorrichtungen betreffen poröse Metallschichten auf einem Substrat, die dreidimensional beschichtet sind. In einer Ausführungsform wird eine poröse Metallschicht über einem Substrat abgeschieden. Die poröse Metallschicht kann mit einem Beschichtungsmaterial dreidimensional beschichtet sein.

公开(公告)号：DE102011054120A1

公开(公告)日：2012-04-05

申请号：DE102011054120

申请日：2011-09-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  BEER GOTTFRIED ,  PLAGMANN JOERN ,  POHL JENS ,  ROBL WERNER ,  STEINER RAINER ,  VAUPEL MATHIAS

IPC: H01L21/768 ,  H01L21/283 ,  H01L23/52

Abstract: Bei einem Verfahren zum Ausbilden einer elektronischen Vorrichtung wird ein Werkstück bereitgestellt. Über dem Werkstück wird eine erste Sperrschicht ausgebildet. Über der ersten Sperrschicht wird eine leitende Zwischenschicht ausgebildet. Über der leitenden Zwischenschicht wird eine zweite Sperrschicht ausgebildet. Über der zweiten Sperrschicht wird eine Keimschicht ausgebildet. Ein Abschnitt der Keimschicht wird entfernt, um einen verbleibenden Abschnitt der Keimschicht zurückzulassen und um einen Abschnitt der zweiten Sperrschicht freizulegen. Eine Füllschicht wird auf dem verbleibenden Abschnitt der Keimschicht elektroplattiert.

公开(公告)号：DE102004004790A1

公开(公告)日：2004-09-09

申请号：DE102004004790

申请日：2004-01-30

Applicant: INFINEON TECHNOLOGIES AG ,  IBM

Inventor： SHAFER PADRAIC ,  IGGULDEN ROY C ,  WONG KWONG HON ,  ROBL WERNER

IPC: H01L21/28 ,  H01L21/285 ,  H01L21/768 ,  H01L21/8242 ,  H01L27/108 ,  H01L29/49 ,  H01L21/336 ,  H01L21/8246

公开(公告)号：DE10314511A1

公开(公告)日：2003-11-13

申请号：DE10314511

申请日：2003-03-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GOEBEL THOMAS ,  ROBL WERNER ,  WRSCHKA PETER

IPC: H01L21/3105 ,  H01L21/768 ,  H01L21/302

Abstract: In a method of planarizing a semiconductor wafer, the improvement comprising polishing above metal interconnect lines to uniformly polish the topography of the wafer to a predetermined endpoint on the wafer sufficiently close above the metal interconnect lines, yet far enough away from the lines to prevent damage to the lines, comprising: a) filling gaps between metal interconnect lines of an inter metal dielectric in a wafer being formed, by depositing HDP fill on top of the metal interconnects, between the metal interconnects, and on the surface of a substrate or dielectric layer between the metal interconnects to create an HDP overfill so that the level of the bottom of roofs of the overfill above the metal lines is the endpoint upon use of FAP to remove topography; d) contacting the surface of HDP overfill of the processed semiconductor wafer from step a) with a fixed abrasive polishing pad; and e) relatively moving the wafer and the fixed abrasive polishing pad to affect a polishing rate sufficient to reach the predetermined endpoint and uniformly planar surface on the wafer sufficiently close above the metal interconnect lines and yet far enough away from the lines to prevent damage to the lines.

公开(公告)号：DE10027914A1

公开(公告)日：2001-12-13

申请号：DE10027914

申请日：2000-05-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： DAHL CLAUS ,  ROBL WERNER ,  ROEHNER MICHAEL ,  GSCHWANDTNER ALEXANDER ,  JURK REINHARD ,  THEWES ROLAND

IPC: H01L23/00 ,  H01L23/532 ,  H01L29/06 ,  H01L29/40 ,  H01L29/78 ,  H01L21/336

Abstract: The invention relates to a component with a transistor and method for production thereof. According to the invention, the cut-off voltage drift of PMOS transistors may be reduced, whereby a getter layer (14) with a thickness of at least 40 nm is provided in conductor tracks above the PMOS transistor.

公开(公告)号：DE102024121252A1

公开(公告)日：2025-02-13

申请号：DE102024121252

申请日：2024-07-25

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KIRSCH MICHAEL ,  HANEKAMP PATRICK ,  ROBL WERNER ,  PRÜGL KLEMENS ,  ZIMMER JÜRGEN ,  OSWALD CHRISTOPH

IPC: H10N50/00 ,  C25D3/12 ,  C25D3/20 ,  H01L21/768 ,  H01L23/482 ,  H01L23/52

Abstract: Eine Schichtstruktur enthält ein siliziumbasiertes Substrat, das eine Substratoberfläche umfasst; eine Titan-Kupfer-Keimschicht, die auf der Substratoberfläche angeordnet ist, wobei die Titan-Kupfer-Keimschicht eine Titanschicht und eine Kupferschicht umfasst, wobei die Titanschicht auf der Substratoberfläche angeordnet ist, so dass kovalente Bindungen zwischen der Titanschicht und Silizium des siliziumbasierten Substrats ausgebildet werden, und wobei die Kupferschicht direkt auf der Titanschicht angeordnet ist, so dass die Titanschicht zwischen der Substratoberfläche und der Kupferschicht angeordnet ist; und eine Nickel-Eisen-Plattierungsschicht, die direkt auf der Kupferschicht der Titan-Kupfer-Keimschicht angeordnet ist, so dass die Titan-Kupfer-Keimschicht zwischen dem siliziumbasierten Substrat und der Nickel-Eisen-Plattierungsschicht angeordnet ist.

公开(公告)号：DE102010060272B4

公开(公告)日：2019-07-25

申请号：DE102010060272

申请日：2010-10-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： POHL JENS ,  BARTH HANS-JOACHIM ,  BEER GOTTFRIED ,  STEINER RAINER ,  ROBL WERNER ,  VAUPEL MATHIAS

IPC: H01L21/768 ,  H01L21/60 ,  H01L23/50 ,  H01L23/522

Abstract: Verfahren zum Herstellen eines Bauelements, wobei das Verfahren Folgendes umfasst:Bereitstellen eines Substrats (102), das mindestens einen Kontakt (108) umfasst;Aufbringen einer dielektrischen Schicht (122) über dem Substrat (102);Aufbringen einer ersten Keimschicht (124) über der dielektrischen Schicht (122);Aufbringen einer inerten Schicht (126) über der Keimschicht (124) ;Strukturieren der inerten Schicht (126), der ersten Keimschicht (124) und der dielektrischen Schicht (122), um mindestens einen Abschnitt des Kontakts (108) zu exponieren;Aufbringen einer zweiten Keimschicht (130) über exponierten Abschnitten der strukturierten dielektrischen Schicht (122) und des Kontakts (108), so dass die zweite Keimschicht (130) mit der strukturierten ersten Keimschicht (124) einen elektrischen Kontakt herstellt, wobei es dort, wo die inerte Schicht (126) die erste Keimschicht (124) und die dielektrische Schicht (110) bedeckt, keine Abscheidung der zweiten Keimschicht (130) gibt; undElektroplattieren eines Metalls auf die zweite Keimschicht (130), wobei es dort, wo die inerte Schicht (126) die erste Keimschicht (124) und die dielektrische Schicht (110) überdeckt, keine Abscheidung der Metallschicht (114) gibt.

公开(公告)号：DE102011053259B4

公开(公告)日：2016-05-12

申请号：DE102011053259

申请日：2011-09-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FISCHER THOMAS ,  FÖRSTER JÜRGEN ,  ROBL WERNER ,  STÜCKJÜRGEN ANDREAS

IPC: H01L21/768 ,  H01L21/283

Abstract: Verfahren zum Herstellen einer Halbleiterstruktur, das Folgendes umfasst: Bereitstellen eines Werkstücks (210); Ausbilden einer Barrierenschicht (220) über dem Werkstück (210), wobei die Barrierenschicht (220) eine Titan-Wolframlegierung umfasst; Ausbilden einer Trennschicht (230) über der Barrierenschicht (220), wobei der Trennschicht (230) oder einer oberen Oberfläche der Trennschicht (230) im Wesentlichen Wolfram fehlt; Ausbilden einer leitenden Schicht (240) über der Trennschicht (230), wobei die leitende Schicht (240) Kupfer, insbesondere Kupfermetall und/oder eine Kupferlegierung umfasst und wobei eine untere Oberfläche der leitenden Schicht (240) Kupfer enthält; Ausbilden einer Fotolack-Maske über der leitenden Schicht (240) vor dem Nassätzen der leitenden Schicht (240); und Nassätzen der leitenden Schicht (240), wobei die untere Oberfläche der leitenden Schicht (240) während des Nassätzens in direktem Kontakt mit der oberen Oberfläche der Trennschicht (230) steht; wobei das Nassätzen unter Verwendung eines Ätzmittels durchgeführt wird, wobei das Ätzmittel Phosphorsäure enthält; und wobei das Nassätzen im Wesentlichen keine Unterätzung in der leitenden Schicht (240) ausbildet.

公开(公告)号：DE102012111831A1

公开(公告)日：2013-06-13

申请号：DE102012111831

申请日：2012-12-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： DETZEL THOMAS ,  GROSS JOHANN ,  ILLING ROBERT ,  KRUG MAXIMILIAN ,  LANZERSTORFER SVEN GUSTAV ,  NELHIEBEL MICHAEL ,  ROBL WERNER ,  ROGALLI MICHAEL ,  WOEHLERT STEFAN

IPC: H01L23/532 ,  H01L21/768 ,  H01L27/04

Abstract: Eine integrierte Schaltung umfasst ein Basiselement (1) und ein Kupferelement (2) über dem Basiselement (1), wobei das Kupferelement (2) eine Dicke von wenigstens 5 µm hat und ein Verhältnis einer mittleren Korngröße zur Dicke kleiner als 0,7 ist.

公开(公告)号：DE102011001844A1

公开(公告)日：2012-01-19

申请号：DE102011001844

申请日：2011-04-06

Applicant: INFINEON TECHNOLOGIES AG

Inventor： STEINER RAINER ,  POHL JENS ,  ROBL WERNER ,  BEER GOTTFRIED

IPC: H01L21/60 ,  H01L21/283 ,  H01L23/482

Abstract: Ein Halbleiterchip (31) enthalt ein Kontaktpad (31A) auf einer Hauptoberflache des Chips (31). Eine elektrisch leitende Schicht (31B) wird auf dem Kontaktpad (31A) aufgebracht. Die Hauptoberfläche des Halbleiterchips (31) ist mit einer Isolierschicht (32) bedeckt. Ein elektrisch leitender Kontaktbereich (33) ist innerhalb der Isolierschicht (32) derart ausgebildet, dass der Kontaktbereich (33) und die Isolierschicht (32) koplanare exponierte Oberflachen enthalten und der Kontaktbereich (33) elekverbunden ist und eine Erstreckung enthält, die größer ist als die Erstreckung der elektrisch leitenden Schicht (31B) entlang einer Richtung parallel zu der Hauptoberfläche des Halbleiterchips (31).