公开(公告)号：PL3392770T3

公开(公告)日：2024-06-10

申请号：PL18167860

申请日：2018-04-17

Applicant: INTEL CORP

Inventor： SCHLUESSLER TRAVIS T ,  APPU ABHISHEK R ,  SHAH ANKUR N ,  RAY JOYDEEP ,  KOKER ALTUG ,  KWIATKOWSKI JACEK ,  WALD INGO ,  AMSTUTZ JEFFERSON ,  GUENTHER JOHANNES ,  LIKTOR GABOR ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F9/50

公开(公告)号：ES2959307T3

公开(公告)日：2024-02-23

申请号：ES18161868

申请日：2018-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  APPU ABHISHEK R ,  K PATTABHIRAMAN ,  VEMBU BALAJI ,  KOKER ALTUG ,  COORAY NIRANJAN L ,  MASTRONARDE JOSH B

IPC: G06F9/455 ,  G06F9/48 ,  G06F9/50 ,  G06F12/0842 ,  G06F12/121 ,  G06T1/60 ,  G06T15/00 ,  G06T15/04 ,  G06T15/80 ,  G06T17/10 ,  G06T17/20 ,  G09G5/00 ,  G09G5/36 ,  G09G5/393

Abstract: Se describen un aparato y un método para asignar memorias locales a máquinas virtuales. Por ejemplo, una realización de un aparato comprende: un transmisor de comandos para poner en cola comandos de una pluralidad de máquinas virtuales (VM) o aplicaciones, los comandos se distribuirán desde el transmisor de comandos y se ejecutarán mediante recursos de procesamiento de gráficos de una unidad de procesamiento de gráficos (GPU).); una caché de mosaicos para almacenar datos gráficos asociados con la pluralidad de VM o aplicaciones a medida que los recursos de procesamiento de gráficos ejecutan los comandos; y lógica de hardware de asignación de caché de teselas para asignar una primera parte de la caché de teselas a una primera VM o aplicación y una segunda parte de la caché de teselas a una segunda VM o aplicación; la lógica de hardware de asignación de caché de mosaicos para asignar además una primera región en la memoria del sistema para almacenar datos excedentes cuando la primera porción del caché de mosaicos y/o la segunda porción del caché de archivos se llena. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3396547T3

公开(公告)日：2022-11-14

申请号：PL18164092

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  YAO ANBANG ,  NEALIS KEVIN ,  CHEN XIAOMING ,  KOKER ALTUG ,  APPU ABHISHEK R ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  ASHBAUGH BEN J ,  LAKSHMANAN BARATH ,  MA LIWEI ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S

IPC: G06N3/04 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00

公开(公告)号：ES2922233T3

公开(公告)日：2022-09-12

申请号：ES19218464

申请日：2018-03-02

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  HURD LINDA L ,  KIM DUKHWAN ,  MACPHERSON MIKE B ,  WEAST JOHN C ,  CHEN FENG ,  AKHBARI FARSHAD ,  SRINIVASA NARAYAN ,  SATISH NADATHUR RAJAGOPALAN ,  TANG PING T ,  RAY JOYDEEP ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  YAO ANBANG ,  SHPEISMAN TATIANA

IPC: G06F9/30 ,  G06F3/14 ,  G06F9/38 ,  G06F9/46 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00 ,  G09G5/36

Abstract: Una unidad de procesamiento de gráficos tiene un conjunto de controladores de memoria, una memoria de caché y al menos un clúster de cálculo con al menos un multiprocesador de gráficos acoplado al conjunto de controladores de memoria. El al menos un multiprocesador de gráficos incluye una unidad de instrucción, una pluralidad de núcleos de procesamiento y una memoria compartida junto con la pluralidad de los núcleos de procesamiento. La unidad de instrucción está configurada para enviar instrucciones para la ejecución mediante un núcleo de procesamiento. La ejecución de un mecanismo de cálculo de precisión de precisión mixta fusionada es compatible con un mecanismo de cómputo, en el que la operación FMAC comprende una unidad lógica aritmética, ALU, operación de D = A * B + C con A y A y B es elementos de datos enteros de 8 bits, y C es un elemento de datos enteros de 32 bits. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3385838T3

公开(公告)日：2022-02-28

申请号：PL18159474

申请日：2018-03-01

Applicant: INTEL CORP

Inventor： VEMBU BALAJI ,  TANNER JASON ,  RAY JOYDEEP ,  KOKER ALTUG ,  APPU ABHISHEK R ,  K PATTABHIRAMAN

IPC: G06F9/451 ,  G06F9/455 ,  G09G5/395

公开(公告)号：DE112020000874T5

公开(公告)日：2021-11-11

申请号：DE112020000874

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  RAY JOYDEEP ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  COLEMAN SEAN ,  GALOPPO VON BORRIES NICOLAS ,  GEORGE VARGHESE ,  K PATTABHIRAMAN ,  KIM SUNGYE ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RANGANATHAN VASANTH ,  VALERIO JAMES

IPC: G06F12/0806

Abstract: Systeme und Methoden zum Aktualisieren von fernen speicherseitigen Caches in einer Multi-GPU-Konfiguration sind hier offenbart. In einer Ausführungsform beinhaltet ein Grafikprozessor für eine Multi-Kachel-Architektur eine erste Grafikverarbeitungseinheit (GPU) mit einem ersten Speicher, einen ersten speicherseitigen Cachespeicher, einem erstem Kommunikations-Fabric und einer ersten Speicherverwaltungseinheit (MMU). Der Grafikprozessor beinhaltet eine zweite Grafikverarbeitungseinheit (GPU) mit einem zweiten Speicher, einen zweiten speicherseitigen Cachespeicher, einer zweiten Speicherverwaltungseinheit (MMU) und einem zweiten Kommunikations-Fabric, das kommunikativ mit dem ersten Kommunikations-Fabric gekoppelt ist. Die erste MMU ist zum Steuern von Speicheranforderungen für den ersten Speicher, zum Aktualisieren von Inhalt in dem ersten Speicher, zum Aktualisieren von Inhalt in dem ersten speicherseitigen Cachespeicher und zum Bestimmen, ob der Inhalt in dem zweiten speicherseitigen Cachespeicher aktualisiert werden soll, konfiguriert ist.

公开(公告)号：DE102020130073A1

公开(公告)日：2021-05-20

申请号：DE102020130073

申请日：2020-11-13

Applicant: INTEL CORP

Inventor： SURTI PRASOONKUMAR ,  LAKE ADAM ,  HUGHES CHRISTOPHER ,  LUEH GUEI-YUAN ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  RANGANATHAN VASANTH ,  KABURLASOS NIKOS ,  XU LIDONG ,  APPU ABHISHEK ,  HOLLAND JAMES ,  BOYCE JILL

IPC: G06F9/50

Abstract: Ausführungsformen, die hierin beschrieben sind, umfassen eine Vorrichtung, die mehrere Verarbeitungsressourcen, die eine erste Verarbeitungsressource und eine zweite Verarbeitungsressource umfassen, einen Speicher, der kommunikativ mit der ersten Verarbeitungsressource und der zweiten Verarbeitungsressource gekoppelt ist; und einen Prozessor zum Empfangen von Datenabhängigkeiten für eine oder mehrere Aufgaben, die eine oder mehrere Erzeugeraufgaben, die auf der ersten Verarbeitungsressource ausgeführt werden, und eine oder mehrere Verbraucheraufgaben, die auf der zweiten Verarbeitungsressource ausgeführt werden, umfassen, und eine Datenausgabe von einer oder mehreren Erzeugeraufgaben, die auf der ersten Verarbeitungsressource ausgeführt werden, zu einem kommunikativ mit der zweiten Verarbeitungsressource gekoppelten Cache-Speicher zu bewegen, umfasst. Andere Ausführungsformen können beschrieben und beansprucht sein.

公开(公告)号：DE102020129970A1

公开(公告)日：2021-05-20

申请号：DE102020129970

申请日：2020-11-13

Applicant: INTEL CORP

Inventor： RANGANATHAN VASANTH ,  RAY JOYDEEP ,  APPU ABHISHEK R ,  KABURLASOS NIKOS ,  XU LIDONG ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  MATAM NAVEEN ,  HOLLAND JAMES ,  INSKO BRENT ,  JAHAGIRDAR SANJEEV ,  JANUS SCOTT ,  BILAGI DURGAPRASAD ,  TIAN XINMIN

IPC: G06F11/10

Abstract: Es werden Vorrichtungen, einschließlich einer Grafikverarbeitungseinheit, eines Grafikmultiprozessors oder eines Grafikprozessors, die eine Fehlererkennungs-Korrekturlogik für Cache-Arbeitsspeicher oder gemeinsam genutzten Arbeitsspeicher aufweisen, offenbart. In einer Ausführungsform weist ein Grafikmultiprozessor Cache- oder lokalen Arbeitsspeicher zum Speichern von Daten und Fehlererkennungs-Korrekturschaltungen, die in den Cache- oder lokalen Arbeitsspeicher integriert oder daran gekoppelt sind, auf. Die Fehlererkennungs-Korrekturschaltungen sind konfiguriert zum Durchführen eines Tag-Lesevorgangs für Daten des Cache- oder lokalen Arbeitsspeichers zum Überprüfen von Fehlererkennungs-Korrekturinformationen.

公开(公告)号：DE102020111193A1

公开(公告)日：2020-12-24

申请号：DE102020111193

申请日：2020-04-24

Applicant: INTEL CORP

Inventor： WHITE BRYAN R ,  ANANTARAMAN ARAVINDH ,  SHAH ANKUR ,  KOKER ALTUG ,  PUFFER DAVID ,  NAVALE ADITYA

IPC: G06F13/00 ,  G06F13/40

Abstract: In einer Ausführungsform umfasst ein Verfahren Folgendes: Empfangen einer Nachricht von einem Prozessor in einem Stammbaustein einer Beschleunigervorrichtung mit mehreren Bausteinen, wobei die Nachricht eine Registerschreibanforderung in ein Register eines ersten entfernten Bausteins der mehreren entfernten Bausteine umfasst; Decodieren einer Systemadresse der Nachricht in einer Endpunktsteuereinheit des Stammbausteins, um einen Zielbaustein für die Nachricht zumindest teilweise auf der Basis einer Basisadressenregisterdecodierung der Systemadresse zu identifizieren; und in Reaktion auf das Identifizieren des ersten entfernten Bausteins als Zielbaustein Aktualisieren eines ersten Abschnitts eines Adressenversatzfeldes der Systemadresse auf einen vorbestimmten Wert und Leiten der Nachricht zum ersten entfernten Baustein, der mit dem Stammbaustein über eine Seitenbandverschaltung gekoppelt ist. Andere Ausführungsformen sind beschrieben und beansprucht.

公开(公告)号：DE112009000373T5

公开(公告)日：2011-01-27

申请号：DE112009000373

申请日：2009-03-27

Applicant: INTEL CORP

Inventor： OFFEN ZEEV ,  BERKOVITS ARIEL ,  PIAZZA THOMAS A ,  FARRELL ROBERT L ,  KOKER ALTUG ,  KAHN OPER

IPC: G06F12/00 ,  G06F9/00 ,  G06T1/00 ,  H04L12/00