公开(公告)号：DE102020132641B4

公开(公告)日：2022-10-27

申请号：DE102020132641

申请日：2020-12-08

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HARTNER WALTER ,  ARCIONI FRANCESCA ,  ERDOEL TUNCAY ,  FIORE VINCENZO ,  KOLLMANN HELMUT ,  RONI ARIF ,  STAVAGNA EMANUELE ,  WAGNER CHRISTOPH

IPC: H01L23/50 ,  H01L23/31 ,  H01L23/66

Abstract: Halbleitervorrichtung, umfassend:einen Halbleiterchip (2), umfassend einen elektrischen Kontakt (10), der auf einer Hauptoberfläche des Halbleiterchips (2) angeordnet ist;ein externes Verbindungselement (8), das dazu ausgelegt ist, eine erste elektrische Verbindung zwischen der Halbleitervorrichtung und einer Leiterplatte (20) bereitzustellen; undeine elektrische Umverteilungsschicht (6), die sich in einer Richtung parallel zu der Hauptoberfläche des Halbleiterchips (2) erstreckt und dazu ausgelegt ist, eine zweite elektrische Verbindung zwischen dem elektrischen Kontakt (10) des Halbleiterchips (2) und dem externen Verbindungselement (8) bereitzustellen,wobei die elektrische Umverteilungsschicht (6) eine Masseleitung (14B), die mit einem Massepotential verbunden ist, und eine Signalleitung (14A), die dazu ausgelegt ist, ein elektrisches Signal mit einer Wellenlänge zu übertragen, umfasst,wobei, wenn in einer Richtung senkrecht zu der Hauptoberfläche des Halbleiterchips (2) betrachtet:eine Breite eines Zwischenraums (24) zwischen der Masseleitung (14B) und der Signalleitung (14A) ist kontinuierlich kleiner als 10 Prozent der Wellenlänge und mindestens kleiner als 40 Mikrometer entlang eines Pfades (26),eine Variation der Breite des Zwischenraums (24) ist kontinuierlich kleiner als 25 Prozent der Breite des Zwischenraums (24) entlang des Pfades (26),ein Anfangspunkt (28) des Pfades (26) und der elektrische Kontakt (10) des Halbleiterchips (2) haben eine ähnliche Koordinate in Bezug auf eine Koordinatenachse in einer Richtung von dem elektrischen Kontakt (10) zu einem Mittelpunkt des externen Verbindungselementes (8), undein Endpunkt (30) des Pfades (26) und der Mittelpunkt des externen Verbindungselementes (8) haben eine ähnliche Koordinate in Bezug auf die Koordinatenachse in der Richtung von dem elektrischen Kontakt (10) zu dem Mittelpunkt des externen Verbindungselementes (8).

公开(公告)号：DE102020132641A1

公开(公告)日：2022-06-09

申请号：DE102020132641

申请日：2020-12-08

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HARTNER WALTER ,  ARCIONI FRANCESCA ,  ERDOEL TUNCAY ,  FIORE VINCENZO ,  KOLLMANN HELMUT ,  RONI ARIF ,  STAVAGNA EMANUELE ,  WAGNER CHRISTOPH

IPC: H01L23/50 ,  H01L23/31 ,  H01L23/66

Abstract: Eine Halbleitervorrichtung hat einen Halbleiterchip mit einem auf einer Hauptoberfläche des Halbleiterchips angeordneten elektrischen Kontakt, ein externes Verbindungselement, dazu ausgelegt, eine elektrische Verbindung zwischen der Halbleitervorrichtung und einer Leiterplatte bereitzustellen, eine sich in einer Richtung parallel zur Hauptoberfläche des Halbleiterchips erstreckende elektrische Umverteilungsschicht, dazu ausgelegt, eine weitere elektrische Verbindung zwischen dem elektrischen Kontakt des Halbleiterchips und dem externen Verbindungselement bereitzustellen. Die elektrische Umverteilungsschicht hat eine mit einem Massepotential verbundene Masseleitung und eine Signalleitung, dazu ausgelegt, ein elektrisches Signal mit einer Wellenlänge zu übertragen. Wenn in einer Richtung senkrecht zur Hauptoberfläche des Halbleiterchips betrachtet: eine Breite eines Zwischenraums zwischen Masseleitung und Signalleitung ist kontinuierlich kleiner als 10 Prozent der Wellenlänge und mindestens kleiner als 40 Mikrometer entlang eines Pfads, ein Anfangspunkt des Pfads und der elektrische Kontakt des Halbleiterchips haben eine ähnliche Position in Bezug auf eine Richtung vom elektrischen Kontakt zu einem Mittelpunkt des externen Verbindungselements, ein Endpunkt des Pfads und der Mittelpunkt des externen Verbindungselements haben eine ähnliche Position in Bezug auf die Richtung vom elektrischen Kontakt zum Mittelpunkt des externen Verbindungselements.

公开(公告)号：DE102017210654B4

公开(公告)日：2022-06-09

申请号：DE102017210654

申请日：2017-06-23

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FEHLER ROBERT ,  HAUBNER GERHARD ,  HARTNER WALTER ,  NIESSNER MARTIN RICHARD ,  GEISSLER CHRISTIAN ,  ARCIONI FRANCESCA ,  WOJNOWSKI MACIEJ ,  MEYER THORSTEN

IPC: H01L23/48 ,  H01L21/60 ,  H01L23/32

Abstract: Halbleitervorrichtung, die Folgendes umfasst:ein Substrat (26);eine erste dielektrische Schicht (25), die auf dem Substrat (26) angeordnet ist;ein erstes Metallschicht-Pad (23.1), das auf der ersten dielektrischen Schicht (25) angeordnet ist;eine zweite dielektrische Schicht (24), die auf dem ersten Metallschicht-Pad (23.1) und auf der ersten dielektrischen Schicht (25) angeordnet ist, wobei die zweite dielektrische Schicht (24) eine Öffnung umfasst;ein zweites Metallschicht-Pad (22), das auf dem ersten Metallschicht-Pad (23.1) in der Öffnung der zweiten dielektrischen Schicht (24) angeordnet ist;eine Lotkugel (21), die auf dem zweiten Metallschicht-Pad (22) angeordnet ist;eine Umverdrahtungsleitung (23.3), wobei das erste Metallschicht-Pad (23.1) ein Umverdrahtungs-Pad ist und ein Teil der Umverdrahtungsleitung (23.3) oder integral mit dieser ist;wobei das erste Metallschicht-Pad (23.1) wenigstens einen Hohlraum (23.11, 33.11, 43.11, 53.11) umfasst, wobei der Hohlraum (23.11, 33.11, 43.11, 53.11) wenigstens teilweise lateral außerhalb des zweiten Metallschicht-Pads (22) angeordnet ist und wobei der Hohlraum (23.11, 33.11, 43.11, 53.11) als ein Schlitz gebildet ist, wobei der Schlitz eine längliche Form umfasst, die entlang eines kreisförmigen Bogensegments angeordnet ist,wobei der wenigstens eine Hohlraum (23.11, 33.11, 43.11, 53.11) derart gebildet und angeordnet ist, dass ein innerer Teil des ersten Metallschicht-Pads (23.1) durch zwei Torsionsfedern oder durch eine Auslegerfeder aufgehängt ist, undwobei das Substrat (26) einen Halbleiter-Die umfasst, der Halbleiter-Die ein Kontakt-Pad umfasst und das Kontakt-Pad mittels der Umverdrahtungsleitung (23.3) wenigstens teilweise mit dem ersten Metallschicht-Pad (23.1) verbunden ist.

公开(公告)号：DE102015100771B4

公开(公告)日：2022-05-05

申请号：DE102015100771

申请日：2015-01-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： NIESSNER MARTIN RICHARD ,  PAHLKE SEBASTIAN ,  HAUBNER GERHARD ,  HARTNER WALTER

IPC: H01L23/14 ,  H01L21/58 ,  H01L23/64 ,  H05K1/02

Abstract: Chipträger (100) zum Tragen eines gekapselten elektronischen Chips (102), wobei der Chipträger (100) umfasst:• eine Laminatstruktur, die als ein Stapel einer Mehrzahl von elektrisch isolierenden Schichten (104) und einer Mehrzahl von elektrisch leitfähigen Schichten (106) ausgebildet ist;• einen Chipkopplungsbereich (108) auf einer freiliegenden Oberfläche der Laminatstruktur, der zum elektrischen und mechanischen Koppeln des gekapselten elektronischen Chips (102) konfiguriert ist;• wobei eine der elektrisch isolierenden Schichten (104) als ein Hochfrequenzdielektrikum (110) konfiguriert ist, das aus einem Material hergestellt ist, das mit einer verlustarmen Übertragung eines Hochfrequenzsignals kompatibel ist;• wobei mindestens eines aus der Gruppe bestehend aus einer weiteren der elektrisch isolierenden Schichten (104) und einer der elektrisch leitfähigen Schichten (106) ein thermomechanischer Dämpfer (112) ist, der zum Dämpfen von thermisch induzierter mechanischer Belastung an einer elektrischen und mechanischen Schnittstelle zwischen dem Chipträger (100) und einem montierten elektronischen Chip (102) konfiguriert ist;• wobei der thermomechanische Dämpfer (112) und das Hochfrequenzdielektrikum (110) aus unterschiedlichen Materialien hergestellt sind;• wobei der thermomechanische Dämpfer (112) aus einem Material ist, das einen niedrigeren Wärmeausdehnungskoeffizienten als die verbleibenden elektrisch isolierenden Schichten (104), abgesehen von dem Hochfrequenzdielektrikum (110), der Laminatstruktur aufweist.

公开(公告)号：DE102014118563A1

公开(公告)日：2015-06-18

申请号：DE102014118563

申请日：2014-12-12

Applicant: FRIEDRICH ALEXANDER UNIVERSITÄT ERLANGEN NÜRNBERG ,  INFINEON TECHNOLOGIES AG

Inventor： SELER ERNST ,  WOJNOWSKI MACIEJ ,  HARTNER WALTER ,  BOECK JOSEF

IPC: H01L25/00 ,  H01L21/50 ,  H01L21/60 ,  H01L23/28 ,  H01L23/48

Abstract: Ein Halbleitervorrichtungsgehäuse umfasst eine Einkapselung und einen Halbleiterchip. Der Halbleiterchip ist zumindest teilweise in die Einkapselung eingebettet. Eine Mikrowellenkomponente, die zumindest eine elektrisch leitende Wandstruktur umfasst, ist in die Einkapselung integriert. Zudem umfasst das Halbleitervorrichtungsgehäuse eine elektrische Zwischenverbindung, die dazu konfiguriert ist, die Mikrowellenkomponente mit dem Halbleiterchip elektrisch zu koppeln.

公开(公告)号：DE102013111581A1

公开(公告)日：2014-05-08

申请号：DE102013111581

申请日：2013-10-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BEER GOTTFRIED ,  GEITNER OTTMAR ,  HARTNER WALTER ,  POUR MOUSAVI MEHRAN ,  PRESSEL KLAUS ,  WOJNOWSKI MACIEJ

IPC: H01L23/50 ,  H01L21/50 ,  H01L21/58 ,  H01L21/60 ,  H01L23/52 ,  H01L25/16 ,  H01L49/00 ,  H01Q23/00 ,  H05K1/18

Abstract: Bei einer Ausführungsform der vorliegenden Erfindung enthält ein Halbleiterpackage (1) ein Substrat mit einer ersten Hauptoberfläche und einer gegenüberliegenden zweiten Hauptoberfläche. Ein Chip (10) ist in dem Substrat angeordnet. Der Chip (10) enthält mehrere Kontaktpads (35) an der ersten Hauptoberfläche. Eine erste Antennenstruktur (50) ist an der ersten Hauptoberfläche angeordnet. Ein Reflektor (45) ist an der zweiten Hauptoberfläche angeordnet.

公开(公告)号：DE102006023731A1

公开(公告)日：2007-11-22

申请号：DE102006023731

申请日：2006-05-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HARTNER WALTER ,  BONART DIETRICH ,  MEISER ANDREAS ,  GROSS THOMAS

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/74

Abstract: The structure has a highly doped buried layer (2) formed in parts of a semiconductor substrate (1). A single-crystal semiconductor layer (3) is arranged on the semiconductor substrate and the buried layer. A low trench (5) is filled with an insulating material for forming an insulation trench for electric insulation of regions of the structure. The low trench passes into the substrate and electrically insulates the buried layer. A low impedance contact (21) is formed in the low trench of the insulation trench for contacting the buried layer. An independent claim is also included for a method for manufacturing a semiconductor structure.

公开(公告)号：DE102005046403A1

公开(公告)日：2007-04-05

申请号：DE102005046403

申请日：2005-09-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HARTNER WALTER ,  GRUBER HERMANN

IPC: H01L21/8232

Abstract: Production of an integrated semiconductor circuit arrangement (10) comprises forming a semiconductor circuit (30) with first type field effect transistors (T1) each having a first lateral gate insulation (GOX1) and a first lateral gate electrode (G1) arranged over the gate insulation and forming lateral edge regions with spacer elements (40s) to protect the gate insulation below the gate electrodes. The spacer elements are formed by producing a material layer, implanting the spacer elements and selectively etching the material layer so that lateral regions of the material layer are removed and the remainder of the material layer remains on the lateral edge regions. An independent claim is also included for an integrated semiconductor circuit arrangement produced by the above process.

公开(公告)号：DE10131492B4

公开(公告)日：2006-09-14

申请号：DE10131492

申请日：2001-06-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BRUCHHAUS RAINER ,  ENDERS GERHARD ,  HARTNER WALTER ,  KROENKE MATTHIAS ,  MIKOLAJICK THOMAS ,  NAGEL NICOLAS ,  ROEHNER MICHAEL

IPC: H01L21/8239 ,  G11C7/00 ,  H01L21/02 ,  H01L21/8242 ,  H01L21/8246 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11502 ,  H01L27/11507

公开(公告)号：DE10022656B4

公开(公告)日：2006-07-06

申请号：DE10022656

申请日：2000-04-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HARTNER WALTER ,  AHLSTEDT MATTIAS ,  SCHINDLER GUENTHER ,  KASTNER MARCUS ,  BEITEL GERHARD ,  WEINRICH VOLKER

IPC: H01L21/3213 ,  H01L21/02 ,  H01L21/306 ,  H01L21/3105 ,  H01L21/321 ,  H01L21/8242 ,  H01L21/8246 ,  H01L27/108

Abstract: A method for removing structures from a substrate is described. The method includes providing a substrate that has the structures that must be removed, applying a sacrifice layer, and removing the structures and the sacrifice layer in a polishing step. The method has the advantage that the sacrifice layer surrounds the structures that must be removed and stabilizes them, so that the structures can be eroded slowly and successively in the subsequent polishing step without breaking off. This prevents a smearing of the material of the structures such as occurs given direct polishing without a sacrifice layer.