公开(公告)号：PL3637247T3

公开(公告)日：2022-11-21

申请号：PL19214829

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

公开(公告)号：ES2913992T3

公开(公告)日：2022-06-07

申请号：ES18162635

申请日：2018-03-19

Applicant: INTEL CORP

Inventor： NURVITADHI ERIKO ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  SINHA KAMAL ,  SATISH NADATHUR RAJAGOPALAN ,  BOTTLESON JEREMY ,  AKHBARI FARSHAD ,  KOKER ALTUG ,  SRINIVASA NARAYAN ,  KIM DUKHWAN ,  BAGHSORKHI SARA S ,  GOTTSCHLICH JUSTIN E ,  CHEN FENG ,  OULD-AHMED-VALL ELMOUSTAPHA ,  NEALIS KEVIN ,  CHEN XIAOMING ,  YAO ANBANG

IPC: G06F9/30 ,  G06F9/38

Abstract: Un aparato de cálculo (1400) para realizar operaciones de aprendizaje automático, comprendiendo el aparato de cálculo: una unidad de decodificación (1421) para decodificar una instrucción sencilla en una instrucción decodificada, la instrucción decodificada para hacer que el aparato de cálculo realice una operación de cálculo de aprendizaje automático compleja, en donde la operación de cálculo de aprendizaje automático compleja es para realizar una convolución para una red neuronal convolucional, en donde la convolución incluye múltiples operaciones matriciales; una unidad de extracción (1421) para extraer la instrucción sencilla; lógica de análisis de parámetro (1512) para determinar un tipo de operaciones de aprendizaje automático para realizar para la instrucción sencilla basándose en parámetros que incluyen dimensiones de filtro convolucional; lógica de aceleración de aprendizaje automático (1516) para determinar un conjunto de operaciones para realizar la instrucción decodificada; un controlador del planificador (1422) para planificar las múltiples operaciones matriciales a uno o más de múltiples tipos de unidades de cálculo, en donde los múltiples tipos de unidades de cálculo incluyen una unidad de cálculo de gráficos de fin general y una unidad de cálculo de datos cercanos; y un microcontrolador (1510) para ejecutar instrucciones de firmware, las instrucciones de firmware para posibilitar la lógica de análisis de parámetro y la lógica de aceleración de aprendizaje automático.

公开(公告)号：PL3382504T4

公开(公告)日：2022-02-21

申请号：PL18158485

申请日：2018-02-23

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  APPU ABHISHEK R ,  VEERNAPU KIRAN C ,  RAY JOYDEEP ,  VEMBU BALAJI ,  SURTI PRASOONKUMAR ,  SINHA KAMAL ,  HOEKSTRA ERIC J ,  FU WENYIN ,  KABURLASOS NIKOS ,  BOROLE BHUSHAN M ,  SCHLUESSLER TRAVIS T ,  SHAH ANKUR N ,  KENNEDY JONATHAN

IPC: G06F1/32 ,  H04W52/02

公开(公告)号：DE112020000902T5

公开(公告)日：2021-11-04

申请号：DE112020000902

申请日：2020-02-12

Applicant: INTEL CORP

Inventor： VEMULAPALLI VIKRANTH ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  MACPHERSON MIKE ,  ANANTARAMAN ARAVINDH ,  ASHBAUGH BEN ,  RAMADOSS MURALI ,  SADLER WILLIAM B ,  PEARCE JONATHAN ,  JANUS SCOTT ,  INSKO BRENT ,  RANGANATHAN VASANTH ,  SINHA KAMAL ,  HUNTER ARTHUR ,  SURTI PRASOONKUMAR ,  GALOPPO VON BORRIES NICOLAS ,  RAY JOYDEEP ,  APPU ABHISHEK R ,  OULD-AHMED-VALL ELMOUSTAPHA ,  KOKER ALTUG ,  KIM SUNGYE ,  MAIYURAN SUBRAMANIAM ,  ANDREI VALENTIN

IPC: G06F12/0862

Abstract: Ausführungsbeispiele sind im Allgemeinen auf das Vorabrufen von Daten für die Grafikdatenverarbeitung gerichtet. Eine Ausführungsform einer Vorrichtung umfasst einen oder mehrere Prozessoren, einschließlich einer oder mehrerer Grafikverarbeitungseinheiten (GPUs); und mehrere Caches zum Bereitstellen von Speicher für die eine oder mehreren GPUs, wobei die mehreren Caches mindestens einen L1-Cache und einen L3-Cache umfassen, wobei die Vorrichtung zum Bereitstellen eines intelligenten Vorabrufens von Daten durch einen Vorabrufer einer ersten GPU des einen oder mehr GPUs, einschließlich der Messung einer Trefferrate für den L1-Cache; beim Bestimmen, dass die Trefferrate für den L1-Cache gleich oder größer als ein Schwellenwert ist, Begrenzen eines Vorabrufens von Daten auf den Speicher im L3-Cache und beim Bestimmen, dass die Trefferrate für den L1-Cache kleiner als ein Schwellenwert ist, Ermöglichen des Vorabrufens von Daten in den L1-Cache.

公开(公告)号：AU2020241262A1

公开(公告)日：2021-11-04

申请号：AU2020241262

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ARTHUR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：SG11202107290QA

公开(公告)日：2021-09-29

申请号：SG11202107290Q

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：DE102020130081A1

公开(公告)日：2021-05-20

申请号：DE102020130081

申请日：2020-11-13

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  XU LIDONG ,  APPU ABHISHEK R ,  HOLLAND JAMES M ,  RANGANATHAN VASANTH ,  KABURLASOS NIKOS ,  KOKER ALTUG

IPC: G06F9/38 ,  G06T1/20

Abstract: Es werden erweiterte Prozessorfunktionen für Berechnungen beschrieben. Ein Beispiel für eine Vorrichtung umfasst einen oder mehrere Prozessoren mit einer oder mehreren Verarbeitungsressourcen und einen Speicher zum Speichern von Daten, wobei die Daten Daten für Rechenoperationen umfassen. Eine Verarbeitungsressource der einen oder der mehreren Verarbeitungsressourcen umfasst eine konfigurierbare Pipeline für Berechnungsoperationen, und wobei die konfigurierbare Pipeline verwendet werden kann, um sowohl eine normale Anweisung für eine Berechnung mit einer bestimmten Präzision als auch eine systolische Anweisung für eine Berechnung mit einer bestimmten Präzision durchzuführen.

公开(公告)号：DE102020108215A1

公开(公告)日：2020-10-01

申请号：DE102020108215

申请日：2020-03-25

Applicant: INTEL CORP

Inventor： COORAY NIRANJAN L ,  KOKER ALTUG ,  KRISHNAN VIDHYA ,  SILVAS RONALD W ,  FEIT JOHN H ,  SURTI PRASOONKUMAR ,  RAY JOYDEEP ,  APPU ABHISHEK R

IPC: G06T1/60 ,  G06F12/0802

Abstract: Die hierin beschriebenen Ausführungsformen stellen eine Einrichtung bereit, die einen Prozessor umfasst, um einen ersten Speicherbereich für Daten für eine Grafik-Arbeitslast zuzuweisen, wobei der erste Speicherbereich eine erste Mehrzahl von adressierbaren Speicherplätzen umfasst, einen zweiten Speicherbereich für Komprimierungs-Metadaten zuzuweisen, die sich auf die Daten für die Grafik-Arbeitslast beziehen, wobei der zweite Speicherbereich eine zweite Mehrzahl von adressierbaren Speicherplätzen umfasst und eine Speichermenge aufweist, die einem vorbestimmten Verhältnis der Speichermenge entspricht, die dem ersten Speicherbereich zugewiesen ist, und eine direkte Speicherzuordnung zwischen der ersten Mehrzahl von adressierbaren Speicherplätzen und der zweiten Mehrzahl von adressierbaren Speicherplätzen zu konfigurieren. Andere Ausführungsformen können beschrieben und beansprucht werden.

公开(公告)号：DE112017003838T5

公开(公告)日：2019-05-29

申请号：DE112017003838

申请日：2017-08-16

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  SURTI PRASSONKUMAR ,  LUEH GUEI-YUAN ,  MAIYURAN SUBRAMANIAM ,  AKENINE-MOLLER TOMAS ,  COWPERTHWAITE DAVID J ,  VEMBU BALAJI

IPC: G06F9/48 ,  G06F9/50 ,  G06F13/16 ,  G06T1/20 ,  G06T15/80

Abstract: Es wird eine Verarbeitungsvorrichtung beschrieben. Die Vorrichtung weist eine Grafikverarbeitungseinheit (GPU) auf, die einen Thread-Abfertiger zum Zuweisen einer Prioritätsklasse zu jedem von mehreren Verarbeitungsthreads vor dem Abfertigen des einen oder der mehreren Verarbeitungsthreads, mehrere Ausführungseinheiten zum Verarbeiten der Threads, eine gemeinsame Ressource, die mit jeder der mehreren Ausführungseinheiten gekoppelt ist, und eine Arbitrierungseinheit zum Gewähren von Zugriff auf die gemeinsame Ressource für eine erste der mehreren Ausführungseinheiten basierend auf der Prioritätsklasse eines Threads, der an der ersten Ausführungseinheit ausgeführt wird, aufweist.

公开(公告)号：GB2487328B

公开(公告)日：2012-10-03

申请号：GB201207247

申请日：2009-03-27

Applicant: INTEL CORP

Inventor： OFFEN ZEEV ,  BERKOVITS ARIEL ,  PIAZZA THOMAS A ,  FARRELL ROBERT L ,  KOKER ALTUG ,  KAHN OPER

IPC: G06F12/08

Abstract: A technique to enable information sharing among agents within different cache coherency domains. In one embodiment, a graphics device may use one or more caches used by one or more processing cores to store or read information, which may be accessed by one or more processing cores in a manner that does not affect programming and coherency rules pertaining to the graphics device.