公开(公告)号：PL3938912T3

公开(公告)日：2024-03-18

申请号：PL20719794

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  ANANTARAMAN ARAVINDH ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ANDREI VALENTIN ,  GALOPPO VON BORRIES NICOLAS ,  GEORGE VARGHESE ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  RAY JOYDEEP ,  PAPPU LAKSHMINARAYANA ,  GARCIA GUADALUPE

IPC: G06F9/30 ,  G06F7/58 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

公开(公告)号：PL3396533T3

公开(公告)日：2022-06-06

申请号：PL18162635

申请日：2018-03-19

Applicant: INTEL CORP

Inventor： NURVITADHI ERIKO ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  SINHA KAMAL ,  SATISH NADATHUR RAJAGOPALAN ,  BOTTLESON JEREMY ,  AKHBARI FARSHAD ,  KOKER ALTUG ,  SRINIVASA NARAYAN ,  KIM DUKHWAN ,  BAGHSORKHI SARA S ,  GOTTSCHLICH JUSTIN E ,  CHEN FENG ,  OULD-AHMED-VALL ELMOUSTAPHA ,  NEALIS KEVIN ,  CHEN XIAOMING ,  YAO ANBANG

IPC: G06F9/30 ,  G06F9/38

公开(公告)号：DE112020000850T5

公开(公告)日：2022-01-20

申请号：DE112020000850

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK R ,  COLEMAN SEAN ,  GEORGE VARGHESE ,  K PATTABHIRAMAN ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  S JAYAKRISHNA P ,  SURTI PRASOONKUMAR

IPC: G06F9/38

Abstract: Ausführungsformen sind im Allgemeinen auf Cache-Struktur und -Nutzung ausgerichtet. Eine Ausführungsform einer Einrichtung beinhaltet einen oder mehrere Prozessoren, einschließlich eines Grafikprozessors; einen Speicher zum Speichern von Daten zur Verarbeitung durch den einen oder die mehreren Prozessoren; und einen Cache zum Cachen von Daten aus dem Speicher; wobei die Einrichtung dazu ausgelegt ist, ein dynamisches Overfetching von Cachezeilen für den Cache bereitzustellen, einschließlich Empfangen einer Leseanforderung und Zugreifen auf den Cache für die angeforderten Daten, und bei einem Fehltreffer im Cache, Overfetching von Daten aus dem Speicher oder einem Cache höherer Ebene zusätzlich zum Abrufen der angeforderten Daten, wobei das Overfetching von Daten zumindest teilweise auf einer aktuellen Overfetching-Grenze basiert und dafür sorgt, dass Daten bis zur aktuellen Overfetching-Grenze im Voraus abgerufen werden.

公开(公告)号：DE112020001256T5

公开(公告)日：2022-01-05

申请号：DE112020001256

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  ANANTARAMAN ARAVINDH ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RAY JOYDEEP ,  MACPHERSON MIKE ,  ANDREI VALENTIN ,  GALOPPO VON BORRIES NICOLAS ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  RANGANATHAN VASANTH ,  S JAYAKRISHNA P ,  K PATTABHIRAMAN ,  KAMMA SUDHAKAR

IPC: G06F9/30

Abstract: Verfahren und Einrichtungen in Bezug auf Techniken zur Datenkompression. In einem Beispielumfasst eine Vorrichtung einen Prozessor zum Empfangen einer Datenkompressionsanweisung für ein Speichersegment; und als Reaktion auf die Datenkompressionsanweisung, Komprimieren einer Sequenz identischer Speicherwerte als Reaktion auf eine Bestimmung, dass die Sequenz identischer Speicherwerte eine Länge aufweist, die eine Schwelle überschreitet. Andere Ausführungsformen werden auch offenbart und beansprucht.

公开(公告)号：DE112020000848T5

公开(公告)日：2021-11-18

申请号：DE112020000848

申请日：2020-02-11

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  ANANTARAMAN ARAVINDH ,  APPU ABHISHEK R ,  KOKER ALTUG ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ANDREI VALENTIN ,  MAIYURAN SUBRAMANIAM ,  GALOPPO VON BORRIES NICOLAS ,  MACPHERSON MIKE ,  ASHBAUGH BEN ,  RAMADOSS MURALI ,  VEMULAPALLI VIKRANTH ,  SADLER WILLIAM ,  PEARCE JONATHAN ,  KIM SUNGYE ,  GEORGE VARGHESE

IPC: G06F9/50

Abstract: [00354] Verfahren und Einrichtung in Verbindung mit Skalarkernintegration in einem Grafikprozessor. In einem Beispiel umfasst eine Einrichtung einen Prozessor zum Empfangen eines Satzes von Arbeitslastanweisungen für eine Grafikarbeitslast von einem Hostkomplex, Bestimmen einer ersten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Skalarprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, und einer zweiten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Vektorprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, Zuweisen der ersten Teilmenge von Operationen an den Skalarprozessorkomplex zur Ausführung, um einen ersten Satz von Ausgaben zu erzeugen, Zuweisen der zweiten Teilmenge von Operationen an den Vektorprozessorkomplex zur Ausführung, um einen zweiten Satz von Ausgaben zu erzeugen. Andere Ausführungsformen werden auch offenbart und beansprucht.

公开(公告)号：ES2865201T3

公开(公告)日：2021-10-15

申请号：ES19182892

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  YAO ANBANG ,  NEALIS KEVIN ,  CHEN XIAOMING ,  KOKER ALTUG ,  APPU ABHISHEK R ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  ASHBAUGH BEN J ,  LAKSHMANAN BARATH ,  MA LIWEI ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S

IPC: G06F9/50 ,  G06F9/30 ,  G06F9/38 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00

Abstract: Un acelerador (446) en un módulo multichip, comprendiendo el acelerador: una pila de memorias que incluye múltiples chips de memoria; y una unidad de procesamiento de gráficos, GPU (410-413), acoplada con la pila de memorias mediante uno o más controladores de memoria, incluyendo la GPU una pluralidad de multiprocesadores (234) con una arquitectura de instrucción única para múltiples hilos, SIMT, los multiprocesadores para ejecutar al menos una única instrucción, la al menos una única instrucción para acelerar un subprograma algebraico lineal asociado con una estructura de aprendizaje automático; la al menos una única instrucción para hacer que al menos una porción de la GPU lleve a cabo una operación de coma flotante en entrada con precisiones diferentes; en donde al menos una porción de la pluralidad de multiprocesadores es para ejecutar un hilo de la al menos una única instrucción, incluyendo la porción de la pluralidad de multiprocesadores una unidad de coma flotante para llevar a cabo, como una operación doble de precisión FP16/FP32 mixta, una primera operación del hilo a una primera precisión y una segunda operación del hilo con una segunda precisión; y en donde la primera operación es una operación con dos o más entradas de coma flotante de 16 bits y la segunda operación es una operación con dos o más entradas de coma flotante de 32 bits.

公开(公告)号：PL3594813T3

公开(公告)日：2021-06-28

申请号：PL19182892

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  YAO ANBANG ,  NEALIS KEVIN ,  CHEN XIAOMING ,  KOKER ALTUG ,  APPU ABHISHEK R ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  ASHBAUGH BEN J ,  LAKSHMANAN BARATH ,  MA LIWEI ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S

IPC: G06F9/50 ,  G06F9/30 ,  G06F9/38 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00

公开(公告)号：ES2820126T3

公开(公告)日：2021-04-19

申请号：ES15874023

申请日：2015-11-25

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  CORBAL JESUS ,  VALENTINE ROBERT ,  CHARNEY MARK J ,  SOLE GUILLEM ,  ESPASA ROGER

IPC: G06F9/30

Abstract: Un procesador que comprende: un decodificador para decodificar una instrucción de reorganización de bits de un vector, comprendiendo la instrucción de reorganización de bits de un vector un primer operando de origen, un segundo operando de origen y un operando de destino; un primer registro de vector identificado por el primer operando de origen para almacenar una pluralidad de elementos de datos de origen; un segundo registro de vector identificado por el segundo operando de origen para almacenar una pluralidad de elementos de control, correspondiendo cada uno de los elementos de control a uno diferente de una pluralidad de elementos de datos de origen en el primer registro de vector y comprendiendo una pluralidad de campos de bit, correspondiendo cada uno de los campos de bit a una única posición de bit en un registro de máscara de destino identificado por el operando de destino, y sirviendo además cada uno de los campos de bit para identificar exactamente un bit del elemento de datos de origen correspondiente para copiarse a la posición única de bit correspondiente en el registro de máscara de destino; y una lógica de reordenación de bits de vector para leer los campos de bits del segundo registro de vector y, para cada uno de los campos de bit, identificar exactamente un bit de los elementos de datos de origen y copiar como consecuencia únicamente el bit identificado del elemento de datos de origen a una única posición de bit correspondiente al campo de bit en el registro de máscara de destino.

公开(公告)号：DE102018125817A1

公开(公告)日：2019-07-04

申请号：DE102018125817

申请日：2018-10-18

Applicant: INTEL CORP

Inventor： SADE RAANAN ,  RUBANOVICH SIMON ,  GRADSTEIN AMIT ,  SPERBER ZEEV ,  HEINECKE ALEXANDER ,  VALENTINE ROBERT ,  CHARNEY MARK ,  TOLL BRET ,  CORBAL JESUS ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ADELMAN MENACHEM

IPC: G06F9/38

Abstract: Hier dargelegte Ausführungsformen betreffen Systeme und Verfahren zum Laden eines Kachelregisterpaars. In einem Beispiel umfasst ein Prozessor Decodierschaltkreise zum Decodieren einer Ladematrixpaaranweisung mit Feldern für einen Opcode und Quellen- und Zielkennungen zum Identifizieren von Quellen- bzw. Zielmatrizen, wobei jede Matrix einen PAIR-Parameter gleich TRUE aufweist; und Ausführungsschaltkreise zum Ausführen der decodierten Ladematrixpaaranweisungen zum Laden jedes Elements linker und rechter Kacheln der identifizierten Zielmatrix aus entsprechenden Elementpositionen von linken bzw. rechten Kacheln der identifizierten Quellenmatrix, wobei das Ausführen beginnend mit der ersten Zeile an einer Zeile der identifizierten Zielmatrix auf einmal operiert.

公开(公告)号：DE102018132200A1

公开(公告)日：2019-06-27

申请号：DE102018132200

申请日：2018-12-14

Applicant: INTEL CORP

Inventor： ANDERSON CRISTINA ,  CORNEA-HASEGAN MARIUS ,  MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CHARNEY MARK ,  CORBAL JESUS

IPC: G06F9/302 ,  G06F9/30

Abstract: Eine Vorrichtung und ein Verfahren zum Durchführen einer Umkehrung. Zum Beispiel umfasst eine Ausführungsform eines Prozessors: einen Decodierer, um einen Umkehrbefehl zu decodieren, um einen decodierten Umkehrbefehl zu generieren; ein Quellenregister, um mindestens ein gepacktes Eingabedatenelement zu speichern; ein Zielregister, um ein Ergebnisdatenelement zu speichern; und eine reziproke Ausführungsverschaltung, um den decodierten Umkehrbefehl auszuführen, wobei die reziproke Ausführungsverschaltung einen ersten Abschnitt des gepackten Eingabedatenelements als einen Index für eine Datenstruktur zu verwenden hat, die eine Vielzahl von Sätzen von Koeffizienten enthält, um einen ersten Satz von Koeffizienten aus der Vielzahl der Sätze zu identifizieren, wobei die reziproke Ausführungsverschaltung unter Verwendung einer Kombination der Koeffizienten und eines zweiten Abschnitts des gepackten Eingabedatenelements eine Umkehrung des gepackten Eingabedatenelements zu erzeugen hat.